[发明专利]一种基于FPGA的异同步可切换串口及使用方法

权利要求书

1.一种基于FPGA的异同步可切换串口，包括通用异步收发器、发送寄存器、接收寄存器，其特征在于，所述通用异步收发器挂载在APB总线上，用于实现CPU通过APB总线向所述通用异步收发器发送数据，所述接收模块FIFO的输出端、发送模块FIFO的输入端分别与APB总线连接，所述通用异步收发器上设置有状态检测寄存器，通用异步收发器的发送脚、接收脚分别连接发送模块FIFO、接收模块FIFO的控制端，通用异步收发器的寄存器和现场可编辑门阵列的时钟模块连接，通过所述异步收发器的寄存器可以将所述串口设置为同步模式或异步模式，所述接收模块FIFO的输入端、发送模块FIFO的输出端分别连接接收模块和发送模块，所述现场可编辑门阵列的时钟模块分别与接收通道和发送通道的控制端连接。

2.根据权利要求1所述的一种基于FPGA的异同步可切换串口，其特征在于，所述现场可编辑门阵列的时钟模块为异步模式提供传输波特率所需要的分频数。

3.一种基于FPGA的异同步可切换串口的使用方法，其特征在于，包括数据发送步骤和数据接收步骤，所述数据发送步骤包括：

①配置通用异步收发器中的寄存器；

②选择所述串口同步和/或异步工作方式；

③通过APB总线写入数据；

④对写入的数据进行打包处理；

⑤读取通用异步收发器的状态寄存器内容；

⑥判断数据是否发送成功，当发送成功则数据发送完成；当发送失败则返回上一步；

所述数据发送步骤包括：

①配置通用异步收发器中的寄存器；

②选择所述串口同步和/或异步工作方式；

③通过接收模块FIFO接收串行数据；

④对接收的数据进行解析和/或进行串并转换；

⑤读取接收模块FIFO内容；

⑥判断数据是否接收，当接收成功则数据接收完成；当接收失败则返回上一步。

4.根据权利要求3所述的一种基于FPGA的异同步可切换串口的使用方法，其特征在于，所述数据发送步骤和数据接收步骤包括明确HPS侧的APB总线协议，确定APB总线传输速率，将APB时钟作为同步输出时钟。

5.根据权利要求3所述的一种基于FPGA的异同步可切换串口的使用方法，其特征在于，所述数据发送步骤和数据接收步骤包括明确用于接收模块FIFO、发送模块FIFO的深度，当FIFO水位过高时，通过通用异步收发器及时通知CPU降低写入的数据量进行实时调整，避免出现OVERRUN状态。

6.根据权利要求3所述的一种基于FPGA的异同步可切换串口的使用方法，其特征在于，所述通用异步收发器的寄存器由CPU可通过APB总线进行配置，以确定所述串口的同步和/或异步工作模式、波特率参数。