[发明专利]半导体结构

说明书

本发明公开一种半导体结构，包含一材料层，具有一切割道区，一矩形区域位于切割道区中，该矩形区域具有一对第一边缘与该切割道区的宽度方向平行，一对第二边缘与该切割道区的长度方向平行，一对第一图案沿着该对第一边缘埋设在该材料层中，一对第二图案沿着该对第二边缘埋设在该材料层中，其中该对第一图案的间距大于该对第二图案的间距。

技术领域

本发明涉及一种半导体结构及其制作方法，特别涉及一种用于光刻制作工艺的对准标记(alignment mark)结构及其制作方法。

背景技术

动态随机存取存储器(dynamic random access memory,DRAM)属于一种挥发性存储器，每个存储芯片至少是由多个存储单元(memory cell)构成的阵列区(array area)以及由控制电路构成的周边区(peripheral area)构成。各存储单元包含一晶体管(transistor)电连接至一电容(capacitor)，由该晶体管控制该电容中电荷的存储或释放来达到存储数据的目的。控制电路通过横跨阵列区并与各存储单元电连接的字符线(wordline,WL)与位线(bit line,BL)，可定位至每一存储单元，控制其数据的存取。请参考图1左边，一般而言会在基底(例如硅晶片)200上制作出多个芯片区220，彼此之间由沿着X方向和Y方向延伸的切割道区240区隔开，制作完成后再沿着切割道区240进行切割，得到个别的存储芯片。

为了缩小存储单元的尺寸而制作出具备更高集密度的芯片，存储器的结构已朝向三维(three-dimensional)发展，例如采用垂直堆叠在晶体管正上方的冠式电容结构(crown-type capacitor)，不仅可大幅减少电容占据的平面面积，制作上也更具弹性，例如可简单通过增加电容的高度来增加上/下电极的接触面积而得到更大的电容量。一般而言，冠状电容的制作步骤包含在已经制作完成晶体管、字符线、位线和接触插塞等结构的基底上沉积一牺牲介电层，然后在牺牲介电层中定义出多个开口，各开口的位置即是各电容的预定位置。接着沿着各开口共型地沉积一导电材料层，并移除开口外多于的导电材料层，剩余在开口侧壁和底部的导电材料层即为电容的下电极。之后，以例如湿蚀刻的各向同性蚀刻方法移除牺牲介电层，使下电极的内/外侧壁均暴露出来，由此可增加下电极整体的暴露表面积，使后续沿着下电极暴露表面沉积的介电层和另一导电材料层(上电极)可覆盖较大面积的下电极，因此得到较大的电容量。

随着更大电容量的需求，冠式电容结构的高度也越来越高，使得移除牺牲介电层后暴露的下电极很容易倒塌。为了解决倒塌的问题，可在牺牲介电层中设置支撑层，与牺牲介电层具有蚀刻选择性，可在移除牺牲介电层后留下来，支撑住暴露的下电极。但是采用支撑层的同时，必须额外进行一图案化步骤，例如光刻暨蚀刻制作工艺，移除掉存储器阵列区特定区域的部分支撑层，使湿蚀刻剂可自支撑层被移除的部分接触到牺牲介电层而进行各向同性的蚀刻移除。

由于上述移除部分支撑层的图案化步骤必须与存储器阵列区对准，因此在芯片区220的牺牲介电层中定义出要形成电容的开口(开口的尺寸并未按比例绘制)的同时，必需同时在切割道区240的牺牲介电层中定义出对准标记结构(alignment mark)250，提供给后续移除部分支撑层的图案化步骤对准使用。图1右边为对准标记结构250的放大顶视图。目前的对准标记结构250 是由多条分别沿着X方向和Y方向延伸、与开口经由相同制作工艺形成的狭长型沟槽252构成，宽度252a和长度252b例如约是200纳米(nm)和8微米(μm)。由于各沟槽252的尺寸与电容开口的尺寸差异极大，制作过程中容易因蚀刻负载效应而蚀刻不完全。另外，下电极的导电材料层也会沿着各沟槽252沉积，因此移除牺牲介电层后会在对准标记结构250中留下狭长环型的下电极，很容易倒塌造成污染。

发明内容

为了克服上述问题，本发明提供一种改良的对准标记结构，可应用在 DRAM的冠状电容的制造过程中。

本发明提供的一种半导体结构,包含:

材料层，包含一切割道区；