[发明专利]半导体器件及相应制造方法

说明书

本发明公开了一种半导体器件及相应制造方法，用以解决在不提高半导体器件漏电的情况下，降低半导体器件的导通压降的问题。所述方法包括：在半导体基件的预设注入区域注入离子源；通过热扩散，使所述离子源进入预设的JFET区域；在完成热扩散的半导体基件上蚀刻沟槽结构，形成半导体器件。

技术领域

本发明涉及半导体技术，特别是涉及一种半导体器件及相应制造方法。

背景技术

肖特基二极管是一种以电子为载流子的单极载流子器件，因其具有较低的导通压降和较快的开关频率广泛应用于开关电源和其他要求高速功率开关设备中。

现有TMBS(沟槽栅肖特基二极管)器件被广泛应用，改善了肖特基器件特性，特别改善了由于肖特基自身的势垒降低效应使得肖特基在高压时会产生较大的漏电流。但现有高压沟槽栅肖特基二极管的体硅电阻率很大，器件耐压越高，需要的体硅电阻率越大，这样使得器件正向导通压降较大。如何使得肖特基二极管获得较高电压并且具有较低的正向压降，是目前亟需解决的问题。

发明内容

为了克服上述缺陷，本发明要解决的技术问题是提供一种半导体器件及相应制造方法，用以解决在不提高半导体器件漏电的情况下，降低半导体器件的导通压降的问题。

为解决上述技术问题，本发明中的一种半导体器件的制造方法，所述方法包括：

在半导体基件的预设注入区域注入离子源；

通过热扩散，使所述离子源进入预设的JFET区域；

在完成热扩散的半导体基件上蚀刻沟槽结构，形成半导体器件。

为解决上述技术问题，本发明中一种半导体器件，具有沟槽结构，所述沟槽结构中任意相邻沟槽间的体硅区域构成JFET区域；所述JFET区域具有离子源掺杂。

本发明有益效果如下：

本发明中方法及半导体器件，可以在不提高半导体器件漏电的情况下，降低半导体器件的导通压降。

附图说明

图1是本发明实施例中一种半导体器件的制造方法的流程图；

图2–图9是本发明实施例中半导体器件的制造过程中各阶段的结构示意图；

图10是本发明实施例中掺杂N层5横向掺杂分布示意图；

图11是本发明实施例中常规半导体器件、全局离子注入的半导体器件、本发明实施例中半导体器件的电学特性示意图。

具体实施方式

为了解决在不提高半导体器件漏电的情况下，降低半导体器件的导通压降的问题，本发明提供了一种半导体器件及相应制造方法，以下结合附图以及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，并不限定本发明。

实施例一

如图1所示，本发明实施例提供一种半导体器件的制造方法，所述方法包括：

S101，在半导体基件的预设注入区域注入离子源；

S102，通过热扩散，使所述离子源进入预设的JFET区域；

S103，在完成热扩散的半导体基件上蚀刻沟槽结构，形成半导体器件。

本发明实施例通过在半导体基件的预设注入区域注入离子源；通过热扩散，使所述离子源进入预设的JFET区域；在完成热扩散的半导体基件上蚀刻沟槽结构，从而使形成的半导体器件在不提高半导体器件漏电的情况下，降低半导体器件的导通压降。

其中半导体基件具体为制造半导体器件的基本材料。