[发明专利]一种数据信息排序方法、CPU端、FPGA端及系统

说明书

本申请公开了一种数据信息排序方法，包括：CPU端执行从快速排序算法中分离出来的主程序算法；其中，所述CPU端执行主程序算法的过程，包括将待排序数据集传递到FPGA端，并向FPGA端发送排序启动控制命令；所述FPGA端在获取到所述排序启动控制命令后，执行从所述快速排序算法中分离出来的kernel程序算法，以对所述待排序数据集进行排序处理，得到相应的排序结果。本发明通过增加FPGA端来运行排序算法核心程序，突破原有的硬件限制，增加了运算速度，提高了工作效率。本发明还提供一种数据信息排序系统、CPU端、FPGA端，能够运行所述数据信息排序方法，同样能够增加运算速度，提高工作效率。

技术领域

本发明涉及计算机领域，特别涉及一种数据信息排序方法、CPU端、FPGA(Field-Programmable Gate Array，现场可编程门阵列)端及系统。

背景技术

随着信息技术的发展，数据量也随之暴增，数据处理的速度严重影响了用户请求的响应时间。尤其针对云计算下的应用，海量数据处理的快速响应需要占用大量计算资源，严重影响了云计算数据处理中心的性能。

目前，数据搜索领域应用中快速排序方法性能相对较高，已有很多研究和技术对快速排序算法进行了改进用于进一步提高性能。然而，对该技术的改进均在现有的CPU硬件环境中进行，而现有的CPU硬件环境对快速排序算法的改进是有限度的。

因此，如何提供一种数据信息排序方法，以突破现有的CPU硬件环境对快速排序算法的限制，提高快速排序算法的速度，是本领域技术人员目前需要解决的技术问题。

发明内容

有鉴于此，本发明的目的在于提供一种数据信息排序方法、CPU端、FPGA端及系统，以突破现有的CPU硬件环境对快速排序算法的限制，提高快速排序算法的速度。其具体方案如下：

第一方面，本发明提供一种数据信息排序方法，包括：

CPU端执行从快速排序算法中分离出来的主程序算法；其中，所述CPU端执行主程序算法的过程，包括将待排序数据集传递到FPGA端，并向FPGA端发送排序启动控制命令；

所述FPGA端在获取到所述排序启动控制命令后，执行从所述快速排序算法中分离出来的kernel(核心)程序算法，以对所述待排序数据集进行排序处理，得到相应的排序结果。

优选地，所述CPU端将待排序数据集传递到FPGA端，包括：

在所述FPGA端上创建目标缓存；

将所述待排序数据集发送至所述目标缓存。

优选地，所述得到相应的排序结果之后，还包括：

所述FPGA端将所述排序结果保存至所述目标缓存，并向所述CPU端发送排序完毕指示信号；

所述CPU端接收到所述排序完毕指示信号之后，从所述目标缓存中读取出所述排序结果。

优选地，所述对所述待排序数据集进行排序处理，包括：

S11：对待排序数据集进行排序处理，并将本次排序结果保存至所述FPGA端的所述目标缓存中；

S12：将步骤S11中的排序结果作为新的待排序数据集，并进入步骤S11，直到步骤S11的执行次数等于预设次数阈值为止。

优选地，所述对待排序数据集进行排序处理，并将本次排序结果保存至所述FPGA端的所述目标缓存中的过程，包括：

将待排序数据集中的第一个数据设为轴点；

将待排序数据集的目标剩余数据依次写入所述目标缓存，然后将所述第一个数据写入所述目标缓存的最后一个空缺位置，以实现对待排序数据集的排序处理并对排序结果进行存储；