[发明专利]一种焊盘、半导体器件及其制作方法、电子装置

说明书

本发明提供一种焊盘、半导体器件及其制作方法、电子装置，该焊盘包括：包括：焊盘本体和位于所述焊盘本体边缘的若干焊盘侧墙，所述焊盘侧墙间隔分布在所述焊盘本体的外周。采用该焊盘结构的半导体器件可以降低相邻焊盘之间的钝化层发送破裂的风险。该半导体器件的制作方法和电子装置具体类似的优点。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种焊盘、半导体器件及其制作方法、电子装置。

背景技术

在集成电路制造中不仅需要形成诸如NMOS、PMOS、CMOS等各种晶体管器件，而且还需要形成互连结构来实现这些器件之间以及器件与外部信号之间的连接。当制作完互连结构后，即在其上形成用于与封装基板连接的焊盘和覆盖器件互连结构并暴露焊盘的钝化层。

目前在65nm和55nm的逻辑器件中，在使用比较高的焊盘厚度(例如28k)，同时具有很小的焊盘空间(例如小于3um)的产品中发现钝化层破裂问题，并且通过对出现缺陷的器件进行测试分析发现钝化层破裂发生在较大的铝图形区域(这些区域形成有焊盘以及互连线)附近。

因此，需要提出一种焊盘、半导体器件及其制作方法、电子装置，以至少部分地解决上述问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提出一种焊盘及半导体器件及其制作方法、电子装置，其可以克服目前的半导体器件相邻焊盘之间的空间区域中的钝化层容易发送破裂的问题。

为了克服目前存在的问题，本发明一方面提供一种用于半导体器件的焊盘，其特征在于，包括：焊盘本体和位于所述焊盘本体边缘的若干焊盘侧墙，所述焊盘侧墙间隔分布在所述焊盘本体的外周上。

可选地，所述焊盘上的相邻的所述焊盘侧墙的间距大于等于3um。

可选地，所述焊盘侧墙长度为1um～2um。

可选地，所述焊盘侧墙的宽度为3um～5um。

根据本发明的焊盘，由于焊盘侧墙间隔分布在焊盘本体上，与一体结构的焊盘侧墙相比，使得整个焊盘的面积减小，这样可以降低焊盘所产生的应力。

根据本发明的另一方面，提供一种半导体器件，其包括：

半导体衬底，在所述半导体衬底上形成有如上所述的焊盘。

可选地，相邻的所述焊盘上的所述焊盘侧墙交错分布。

可选地，还包括：形成在所述半导体衬底上的第一钝化层，在所述第一钝化层中形成有暴露下方金属层的第一开口，所述焊盘本体位于所述第一开口中并与所述金属层电连接，所述焊盘侧墙位于所述第一钝化层表面上。

可选地，在所述第一钝化层上形成有第二钝化层，所述第二钝化层覆盖所述焊盘侧墙并具有暴露所述焊盘本体的第二开口。

根据本发明的半导体器件，由于焊盘侧墙间隔分布在焊盘本体上，与一体结构的焊盘侧墙相比，使得整个焊盘的面积减小，降低了焊盘所产生的应力，并且由于焊盘侧墙间隔分布，还使得相邻焊盘未形成焊盘侧墙的区域之间的距离增大，这样减小了焊盘之间钝化层所承受的应力，从而降低了钝化层破裂的风险。

进一步地，由于相邻焊盘的焊盘侧墙交错分布，每个焊盘侧墙面对的是相邻焊盘无焊盘侧墙的区域，因而使得相邻焊盘之间的距离增大，从而减小了焊盘之间钝化层所承受的应力，进而降低了钝化层破裂的风险。

根据本发明的又一方面，提供一种半导体器件的制作方法，包括：