[发明专利]静电放电保护装置

说明书

一种静电放电保护装置包括：半导体基板；N型掺杂阱，位于所述基板上，所述N型掺杂阱包括第一N+区及第一P+区；P型掺杂阱，位于所述基板上，所述P型掺杂阱包括第二N+区、第三N+区、及位于所述第二N+区与所述第三N+区之间的第二P+区；以及第一接触窗，位于所述第一N+区与所述第一P+区之间的所述N型掺杂阱的表面上。

技术领域

本发明涉及一种半导体装置，且特别涉及一种静电放电(electrostaticdischarge，ESD)保护装置。

背景技术

静电放电(ESD)包括由接触造成的两个带电物体之间的突然的电流、电性短路或介电质崩溃。静电放电事件会在极短的时间段发生，例如，大约若干纳秒，在静电放电事件期间会产生非常大的电流。当在半导体集成电路(integrated circuit，IC)中发生静电放电事件时，可达数安培的此种高电流有可能不可逆地损坏集成电路。为了保护集成电路免受静电放电事件引起的损坏，可提供一种静电放电保护结构，所述静电放电保护结构沿远离集成电路的路径对高电流进行放电。

发明内容

本发明是有关于一种静电放电保护装置。

大体来说，在第一个方案中，本发明的主题是以一种静电放电保护装置实施，其包括：半导体基板；一第一与一第二N型掺杂阱，位于所述基板上，所述第一N型掺杂阱与所述第二N型掺杂阱各包括第一N+区及第一P+区；一P型掺杂阱，位于所述基板上，介于所述第一N型掺杂阱与所述第二N型掺杂阱之间，所述P型掺杂阱包括第二N+区、第三N+区、及位于所述第二N+区与所述第三N+区之间的第二P+区；以及一第一与一第二接触窗(contact)，其中所述第一接触窗与第二接触窗分别位于所述第一N+区与所述第一P+区之间的所述第一与第二N型掺杂阱的表面上；一多晶硅电阻，位于所述第一接触窗与第二接触窗之间。

所述静电放电保护装置的实施方式可包括一种或多种以下特征。举例来说，在某些实施方式中，所述装置还可包括位于所述第一P+区与所述第二N+区之间的场氧化物。所述装置还可包括排列于所述场氧化物上的第三接触窗，其中所述第三接触窗电性耦合至阴极。

在某些实施方式中，所述第一N型掺杂阱及其所包括的所述第一P+ 区与所述第二P+区形成第一晶体管，所述第二N型掺杂阱及其所包括的所述第一P+区与所述第二P+区形成第二晶体管，所述第一N型掺杂阱、所述P型掺杂阱及所述第二N+区形成第三晶体管，所述第二N型掺杂阱、所述P型掺杂阱及所述第二N+区形成第四晶体管，其中所述第一N型掺杂阱在所述第一晶体管的基极与所述第三晶体管的集电极之间提供第一阱阻，所述第二N型掺杂阱在所述第二晶体管的基极与所述第四晶体管的集电极之间提供第二阱阻，且第一和第二N型掺杂阱、所述P型掺杂阱及所述第三N+区形成第五晶体管。所述P型掺杂阱在所述第三晶体管的发射极与所述第五晶体管的发射极之间以及在所述第四晶体管的发射极与所述第五晶体管的发射极之间提供第三阱阻。所述第一接触窗可电性联接至阳极且电性联接至所述第一N+区或所述第一P+区。所述第二N+区、所述第三N+区、及所述第二P+区可电性联接至阴极，其中所述第一晶体管、所述第二晶体管、所述第三晶体管、所述第四晶体管及所述第五晶体管被配置及排列成在所述阳极与所述阴极之间提供在不同的崩溃电压下被启动的数个传导路径。所述第一与第二晶体管可能够运作以在第一电压施加至所述阳极时打开，所述第三与第四晶体管可能够运作以在第二电压施加至所述阳极时打开，所述第五晶体管可能够运作以在第三电压施加至所述阳极时打开，其中所述第三电压大于所述第二电压，并且所述第二电压大于所述第一电压。