[发明专利]比较器、电路装置、物理量传感器、电子设备以及移动体

权利要求书

1.一种比较器，其特征在于，该比较器包括：

第1电压时间转换电路，其具有第1延迟电路，输入第1输入信号和第2输入信号；

第2电压时间转换电路，其具有第2延迟电路，输入所述第1输入信号和所述第2输入信号；以及

判定电路，其根据所述第1电压时间转换电路的输出信号和所述第2电压时间转换电路的输出信号，判定所述第1输入信号和所述第2输入信号的大小，

所述第1延迟电路具有的第1延迟单元具有：

第1第一导电类型晶体管，其电流根据所述第1输入信号而受到控制；

第1第二导电类型晶体管，其电流根据所述第2输入信号而受到控制；以及

第1延迟缓冲器，其设置在所述第1第一导电类型晶体管与所述第1第二导电类型晶体管之间，使所述第1延迟单元的输入信号延迟后输出，

所述第2延迟电路具有的第2延迟单元具有：

第2第一导电类型晶体管，其电流根据所述第2输入信号而受到控制；

第2第二导电类型晶体管，其电流根据所述第1输入信号而受到控制；以及

第2延迟缓冲器，其设置在所述第2第一导电类型晶体管与所述第2第二导电类型晶体管之间，使所述第2延迟单元的输入信号延迟后输出，

所述第1电压时间转换电路还包括：

第1输入信号生成电路，其生成所述第1延迟电路的输入信号；以及

第1锁存电路，其时钟端子被输入所述第1延迟电路的输出信号，数据端子被输入第1逻辑电平，根据所述第1延迟电路的输出信号取入所述第1逻辑电平，

所述第2电压时间转换电路还包括：

第2输入信号生成电路，其生成所述第2延迟电路的输入信号；以及

第2锁存电路，其时钟端子被输入所述第2延迟电路的输出信号，数据端子被输入所述第1逻辑电平，根据所述第2延迟电路的输出信号取入所述第1逻辑电平，

所述判定电路对所述第1锁存电路的输出信号从第2逻辑电平变成所述第1逻辑电平的时刻、与所述第2锁存电路的输出信号从所述第2逻辑电平变成所述第1逻辑电平的时刻进行比较，由此判定所述第1输入信号和所述第2输入信号的大小。

2.根据权利要求1所述的比较器，其特征在于，

所述第1输入信号生成电路使所述第1延迟电路的输入信号从所述第1逻辑电平变成所述第2逻辑电平，

在所述第1延迟电路的输出信号从所述第1逻辑电平变成所述第2逻辑电平的情况下，所述第1输入信号生成电路使所述第1延迟电路的输入信号从所述第2逻辑电平变成所述第1逻辑电平，

在所述第1延迟电路的输出信号从所述第2逻辑电平变成所述第1逻辑电平的情况下，所述第1锁存电路取入所述第1逻辑电平，所述第1锁存电路的输出信号从所述第2逻辑电平变成所述第1逻辑电平，

所述第2输入信号生成电路使所述第2延迟电路的输入信号从所述第1逻辑电平变成所述第2逻辑电平，

在所述第2延迟电路的输出信号从所述第1逻辑电平变成所述第2逻辑电平的情况下，所述第2输入信号生成电路使所述第2延迟电路的输入信号从所述第2逻辑电平变成所述第1逻辑电平，

在所述第2延迟电路的输出信号从所述第2逻辑电平变成所述第1逻辑电平的情况下，所述第2锁存电路取入所述第1逻辑电平，所述第2锁存电路的输出信号从所述第2逻辑电平变成所述第1逻辑电平。

3.根据权利要求1所述的比较器，其特征在于，

所述第1延迟电路和所述第2延迟电路中的各延迟电路具有串联连接的多个延迟单元。

4.根据权利要求3所述的比较器，其特征在于，

在所述第1延迟电路中，所述多个延迟单元中的至少2个延迟单元共用所述第1第一导电类型晶体管和所述第1第二导电类型晶体管，

在所述第2延迟电路中，所述多个延迟单元中的至少2个延迟单元共用所述第2第一导电类型晶体管和所述第2第二导电类型晶体管。

5.根据权利要求1～3中的任意一项所述的比较器，其特征在于，

在所述判定电路的判定结果得以确定的情况下，在所述第1延迟缓冲器和所述第2延迟缓冲器中，被提供的电源电压被设定为规定的电压。