[发明专利]半导体存储装置

说明书

本发明公开一种半导体存储装置，其包含基底、多个栅极，多个插塞、电容结构以及导电盖层。多个栅极是位于基底内，而多个插塞则是设置在基底上，且多个插塞分别电连接多个栅极两侧的基底。电容结构则是设置在基底上，且电容结构包含多个电容，各电容分别电连接多个插塞。而导电盖层则覆盖在电容结构的顶表面与侧壁上。此外，半导体存储装置还设置有粘着层与绝缘层，粘着层是覆盖在导电盖层与电容结构之上，而绝缘层则覆盖在该粘着层上。

技术领域

本发明涉及一种半导体存储装置，特别是一种动态随机处理存储体装置。

背景技术

动态随机存取存储器(dynamic random access memory,DRAM)为一种挥发性(volatile)存储器，是许多电子产品中不可或缺的关键元件。DRAM由数目庞大的存储单元(memory cell)聚集形成一阵列区，用来存储数据，而每一存储单元可由一金属氧化半导体(metal oxide semiconductor,MOS)晶体管与一电容(capacitor)串联组成。

随着DRAM的集成度提高，各存储单元内与各存储单元之间的电连接的建置益发困难。同时，各存储单元内的晶体管结构与电容结构因产品需求或/及存储单元密度等考虑而有许多不同的结构设计。因此，如何开发能维持性能的DRAM结构与其制作工艺一直是本领域所持续努力的技术方向。

发明内容

本发明的目的在于提供一种半导体存储装置，其是在电容结构上额外设置一粘着层，以提升电容结构上方的导电盖层与绝缘层之间的结合性，进而提升该半导体存储装置的元件效能。

为达上述目的，本发明的一实施例提供一种半导体存储装置，其包含一个基底、多个栅极、多个插塞、一个电容结构、一个导电盖层、一个粘着层以及一个绝缘层。该些栅极是设置在该基底内，而该些插塞则是设置在该基底上，该些插塞分别电连接至该些栅极两侧的该基底上。该电容结构是设置在该基底上，该电容结构包含多个电容，各该电容分别电连接该些插塞。该导电盖层覆盖在该电容结构的顶表面与侧壁上。而该粘着层则是覆盖在该导电盖层与该电容结构之上，并且，使该绝缘层覆盖于该粘着层上。

整体来说，本发明主要是在电容结构上额外形成一粘着层，其可选择具有一单层结构或复合层结构。该粘着层可包含钛、氮化钛、钽、氮化钽、铝、钴或氮化钨等具有较佳粘合性的材质，将其设置在该电容结构上方的导电盖层与绝缘层之间，可提升该导电盖层与该绝缘层之间的结合力。由此，可避免该电容结构及其上方的该些堆叠层发生剥落或崩塌，进而提升其半导体存储装置的元件效能。

附图说明

图1至图3为本发明第一优选实施例中随机动态处理存储器装置的形成阶段示意图；其中

图1为本发明的随机动态处理存储器元件于形成存储节点后的侧剖示意图；

图2为本发明的随机动态处理存储器元件于形成粘着层后的侧剖示意图；

图3为本发明的随机动态处理存储器元件于形成绝缘层后的侧剖示意图；

图4至图5为本发明第二优选实施例中随机动态处理存储器装置的形成阶段示意图；其中

图4为本发明的随机动态处理存储器元件于形成导电盖层后的侧剖示意图；

图5为本发明的随机动态处理存储器元件于形成绝缘层后的侧剖示意图；

图6为本发明另一优选实施例中随机动态处理存储器装置的侧剖示意图。

主要元件符号说明

100 基底

101 存储区(记忆体区)

102 周边区