[发明专利]判断锁相环锁定状态的方法和装置

说明书

本发明实施例提供了一种判断锁相环锁定状态的方法和装置。该方法包括：检测出锁相环的鉴相器输出的UP脉冲和DOWN脉冲，将所述UP脉冲和所述DOWN脉冲相减得到净脉冲；判断所述净脉冲的宽度是否小于设定的锁定判决阈值，如果是，则判定所述锁相环处于锁定状态。本发明实施例采用数字检测技术，通过采样鉴相器输出的UP脉冲和DOWN脉冲，将UP脉冲和DOWN脉冲相减得到净脉冲，根据净脉冲的宽度来判断锁相环的锁定状态，并且通过提高锁相环的VCO频率，解决了数字窄脉冲精准检测难题。

技术领域

本发明涉及锁相环技术领域，尤其涉及一种判断锁相环锁定状态的方法和装置。

背景技术

PLL(Phase-Locked Loop，锁相环)的作用是使得电路上的时钟和某一外部时钟的相位相同，锁相环是一种典型的反馈控制电路，利用外部输入的参考信号控制环路内部振荡信号的频率和相位，实现输出信号频率对输入信号频率的自动跟踪。锁相环一般用于闭环跟踪电路，是无线电发射中使频率较为稳定的一种方法。

在锁相环的实际应用中，需要对锁相环进行锁定检测。目前，现有技术中的第一种锁相环的锁定检测方法为：模拟检测方法。该方法的实现原理是通过对PFD(Phasefrequency detector,鉴频鉴相器)输出的超前和滞后脉冲做XOR(exclusive，异或)操作，直接将得出的结果输出。由于XOR的结果有是一串高低的脉冲，所以需要外部电路作滤波处理才能得到一个电平值。

上述第一种锁相环的锁定检测方法的缺点为：这种检测方式设计起来比较麻烦，需要仔细的计算滤波电容，以及上拉和串接电阻，器件参数离散匹配困难。

现有技术中的第二种锁相环的锁定检测方法为：数字检测方法，该方法的实现原理是利用输入参考的分频信号与VCO(Voltage Controlled Oscillator，压控振荡器)反馈的分频信号，在PFD里鉴相的结果，通过连续结果时钟周期检测到鉴相的脉宽小于某值，作为锁定的有效判决规则。

上述第二种锁相环的锁定检测方法的缺点为：判决方式简单，判断的结果只有锁定和非锁定两种情况。存在参考时钟丢失不报失锁，无法检测鉴相器窄脉冲的问题。

发明内容

本发明的实施例提供了一种判断锁相环锁定状态的方法和装置，以实现有效地判定锁相环的锁定状态。

为了实现上述目的，本发明采取了如下技术方案。

第一方面，提供了一种判断锁相环锁定状态的方法，包括：

检测出锁相环的鉴相器输出的UP脉冲和DOWN脉冲，将所述UP脉冲和所述DOWN脉冲相减得到净脉冲；

判断所述净脉冲的宽度是否小于设定的锁定判决阈值，如果是，则判定所述锁相环处于锁定状态。

进一步地，所述检测出锁相环的鉴相器输出的UP脉冲和DOWN脉冲，将所述UP脉冲和所述DOWN脉冲相减得到净脉冲包括：

将锁相环的VCO频率提高设定倍数，用倍频后的VCO频率时钟按照设定的采样周期采样所述锁相环的鉴相器输出的UP脉冲和DOWN脉冲，通过减法器将采样得到的所述UP脉冲和所述DOWN脉冲相减得到净脉冲。

进一步地，所述方法还包括：

将倍频后的VCO频率通过输出分频器降频至目标频率，将所述目标频率作为所述锁相环的输出频率。

进一步地，所述的判断所述净脉冲的宽度是否小于设定的锁定判决阈值，如果是，则判定所述锁相环处于锁定状态，包括：