[发明专利]半导体器件及其制造方法

说明书

本文提供了半导体器件及其制造方法，可防止元件的破坏，其中，杂质量的控制不易受到制造工艺的变化的影响。半导体衬底具有前表面并且包括从所述前表面向所述衬底的内部延伸的孔部。在所述半导体衬底中形成n型区域。在所述孔部的壁表面上形成p型区域以与n型区域构成p‑n结。每个p型区域包括形成于每个孔部的壁表面上的低浓度区域和高浓度区域。所述高浓度区域沿着所述孔部的壁表面的宽度自所述前表面朝向更深的位置变小。

相关申请的交叉引用

2016年7月14日提交的日本专利申请2016-139419公开的全部内容(包括说明书、附图和摘要)通过引用并入本文。

技术领域

本发明涉及半导体器件及其制造方法。

背景技术

日本专利公开4090518(专利文献1)，日本未审查专利申请公开2014-154596(专利文献2)等已提出了形成超结结构(SJ结构)的技术，通过离子注入向形成于半导体衬底中的沟槽(trench)的侧面引入杂质而形成所述超结结构。

与包括硅(Si)的多次重复外延生长和离子注入在内的方法(多外延方法)相比或与包括采用硅的外延层填充沟槽在内的方法(沟槽填充法)相比，这样的方法的加工成本低。在专利文献1和专利文献2中所描述的方法中，n型杂质的量和p型杂质的量之间的比例在沟槽深度方向上的任何位置上是恒定的。因此，电场密度分布在沟槽深度方向上是均匀的，由此可实现高击穿电压。

日本未审查专利申请公开2002-124675(专利文献3)公开了用于通过离子注入实现在深度方向上倾斜的杂质分布的方法，其通过改变沟槽侧面在深度方向上的倾角而实现所述杂质分布。

【相关技术文献】

【专利文献】

专利文献1：日本专利公开4090518

专利文献2：日本未审查专利申请公开2014-154596

专利文献3：日本未审查专利申请公开2002-124675

发明内容

如上所述，在专利文献1和专利文献2所描述的技术中，在沟槽的深度方向上获得均匀的电场密度分布。然而，在均匀的电场密度分布中，杂质的量的微小变化不利地显著降低击穿电压。在实现最高击穿电压的p型杂质的量和n型杂质的量之间的比例的条件下，雪崩击穿中流过元件的少量电流不利地导致元件损坏。

如专利文献3所描述的，可通过将杂质浓度分布设成在沟槽的深度方向上倾斜来处理这些问题。然而，为了通过专利文献3所描述的方法控制杂质的量，需要精确控制沟槽的形状(例如，沟槽开口的宽度或沟槽侧面的倾角)。因此，通过专利文献3的方法对杂质的量的控制会不利地受到制造工艺的变化的影响。

通过下文的详细描述并结合附图可清楚地理解本发明的其他问题和新特征。

在根据本发明的一个方面的半导体器件中，半导体衬底具有前表面并且包括从所述前表面延伸至半导体衬底的内部的孔部。第一导电类型的第一杂质区域形成于半导体衬底中。与所述第一杂质区域形成p-n结的第二导电类型的第二杂质区域形成在所述孔部的内壁表面上。所述第二杂质区域包括低浓度区域和高浓度区域，所述低浓度区域和所述高浓度区域为第二导电类型并且形成于所述孔部的内壁表面上。所述高浓度区域沿着所述孔部的内壁表面的宽度自所述前表面朝向更深的位置变小。

本发明的一个方面可获得可防止元件破坏的半导体器件及其制造方法，其中，对杂质的量的控制较少地受到制造工艺的变化的影响。

附图说明

图1是显示在第一实施方式中作为半导体器件的功率金属氧化物半导体场效应晶体管(MOSFET)的结构的平面示意图；