[发明专利]分栅快闪存储器及避免其编程串扰失效的方法

说明书

技术领域

本发明涉及半导体制造领域，特别涉及一种避免分栅快闪存储器及避免其编程串扰失效的方法。

背景技术

随机存储器(例如DRAM与SRAM)在使用过程中存在掉电后数据丢失的问题，为了克服该问题，人们已经设计并开发了多组快闪存储器，基于分栅概念的闪存由于具有较少的单元尺寸和良好的工作性能成为较为通用的快闪存储器。

快闪存储器包括两种基本结构：栅极叠层(stackgate)和分栅(splitgate)器件。其中，分栅器件在浮栅的一侧形成作为擦除栅极的字线，字线作为选择栅，在擦写性能上，分栅器件有效的避免了叠栅器件的过擦除效应，电路设计相对简单。而且分栅结构利用源端热电子注入进行编程，具有更高的编程效率，因而被广泛应用在各类诸如智能卡、SIM卡、微控制器、手机等电子产品中。

在分栅快闪存储器中，字线多晶硅层的厚度和宽度影响着分栅闪存的抗干扰性能，而字线多晶硅层的宽度又与其厚度密切相关。如果字线多晶硅层的厚度过薄，会导致分栅快闪存储器出现列穿通串扰失效(column punch-throughdisturb)，而在生产流程中，字线多晶硅层沉积的厚度是根据PCM(ProcessControlMonitortest制程监控测试)中量测的字线多晶硅层的厚度来显示的，而由于负载效应的影响，在PCM量测出的字线多晶硅层的厚度比实际闪存单元区的字线多晶硅层的厚度要大，例如某些产品要求闪存单元区的字线多晶硅层的厚度为1500埃，如果仅仅基于PCM量测的结果1500埃，那么实际闪存单元区字线多晶硅层的厚度小于1500埃，这就导致产品实际的字线多晶硅层的厚度小于所需要的厚度，字线多晶硅层的厚度较薄，导致分栅快闪存储器出现列穿通串扰失效现象。

所以亟需一种新型技术来解决上述问题。

发明内容

本发明的目的在于提供一种避免分栅快闪存储器编程串扰失效的方法，以解决现有的字线多晶硅层的厚度过薄而导致分栅快闪存储器出现列穿通串扰失效的问题。

为解决上述技术问题，本发明提供一种避免分栅快闪存储器编程串扰失效的方法，包括：

提供管芯，所述管芯包括衬底、形成于所述衬底上的隧穿氧化层；

在所述隧穿氧化层表面形成字线层，所述字线层的厚度H₀＝H₁+ΔH，其中，H₁为制程设定的需要形成的字线层厚度，ΔH为制程监控测试中量测出的字线层厚度H₂与实际的字线层厚度H₃的差值。

可选的，所述管芯存储有n个二进制位，所述ΔH与所述n正相关。

可选的，其特征在于，在n≦2700时，所述ΔH与所述n满足公式：ΔH＝0.0421n-43.177。

可选的，其特征在于，在n>2700时，ΔH为75埃。

可选的，所述ΔH的范围为0-75埃。

相应的本发明还提供一种分栅快闪存储器，包括：衬底；形成于所述衬底上的隧穿氧化层；形成于所述隧穿氧化层表面的字线层；所述字线层的厚度H₀＝H₁+ΔH，其中，H₁为制程设定的需要形成的字线层厚度，ΔH为制程监控测试中量测出的字线层厚度H₂与实际的字线层厚度H₃的差值。

可选的，所述衬底上设有源线层和浮栅氧化层，所述浮栅氧化层表面沉积有浮栅多晶硅层，所述源线层与字线层之间设有第一侧墙，所述源线层与所述浮栅氧化层和浮栅多晶硅层之间设有第二侧墙。

可选的，所述浮栅多晶硅层上设有浮栅尖端，所述浮栅尖端与所述隧穿氧化层相接触。

本发明所提供的分栅快闪存储器及避免其编程串扰失效的方法，通过数据分析分析出制程监控测试中量测的字线层厚度与实际字线层厚度之间的差值，让字线层在形成时，补偿这一差值，使字线层的厚度达到所需要的要求，从而避免分栅快闪存储器由于字线层的厚度过薄出现编程串扰失效。

附图说明

图1是一种分栅式闪存器件的剖面图；

图2是一种晶圆的结构示意图；

图3是本发明一实施例中ΔH与n之间关系的拟合曲线图。

图中标号：

10-衬底；111-漏区；112-源区；12-源线多晶硅层；13-浮栅氧化层；14-浮栅多晶硅层；141-浮栅尖端；151-第一侧墙；152-第二侧墙；16-隧穿氧化层；17-字线层；18-字线侧墙。

具体实施方式