[发明专利]集成电路及其形成方法

权利要求书

1.一种集成电路(IC)，包括：

存储器区，所述存储器区包括非易失性存储器器件，所述非易失性存储器器件具有通过相应的浮置栅极与衬底分离的一对控制栅电极，其中，一对选择栅电极设置在所述一对控制栅电极的相对侧；以及

逻辑区，所述逻辑区邻近所述存储器区设置并且包括逻辑器件，所述逻辑器件包括第一金属栅电极，所述第一金属栅电极设置在逻辑栅极电介质上方并且具有被高k栅极介电层覆盖的底部表面和侧壁表面，所述高k栅极介电层位于所述逻辑栅极电介质上；

其中，所述选择栅电极或所述控制栅电极包括金属，并且所述金属选择栅电极或所述金属控制栅电极具有被所述高k栅极介电层覆盖的底部表面和侧壁表面，

其中，所述控制栅电极和所述选择栅电极的上表面与所述第一金属栅电极的上表面共面。

2.根据权利要求1所述的集成电路，其中，所述选择栅电极由与所述第一金属栅电极相同的金属制成并且通过所述高k栅极介电层和选择栅极电介质与所述衬底分离。

3.根据权利要求2所述的集成电路，其中，所述控制栅电极包括掺杂多晶硅。

4.根据权利要求2所述的集成电路，其中，所述控制栅电极由与所述第一金属栅电极相同的金属制成并且通过所述高k栅极介电层和浮置栅极电介质与所述衬底分离。

5.根据权利要求1所述的集成电路，其中，所述控制栅电极包括金属并且所述选择栅电极包括掺杂多晶硅。

6.根据权利要求1所述的集成电路，其中，所述控制栅电极和所述选择栅电极具有立方体形状。

7.根据权利要求1所述的集成电路，其中，所述浮置栅极设置在浮置栅极电介质上并且具有被层间多晶硅电介质覆盖的上表面，其中，所述浮置栅极电介质和所述层间多晶硅电介质的厚度均大于所述选择栅电极下的选择栅极电介质的厚度。

8.根据权利要求7所述的集成电路，还包括：

控制栅极间隔件，所述控制栅极间隔件设置在所述层间多晶硅电介质上并且沿着所述一对控制栅电极的侧壁设置；

浮置栅极间隔件，所述浮置栅极间隔件设置在所述浮置栅极电介质上并且沿着所述浮置栅极、所述层间多晶硅电介质和所述控制栅极间隔件的外侧壁设置；以及

选择栅极间隔件，所述选择栅极间隔件设置在所述衬底的上表面上并且沿着所述一对选择栅电极的外侧壁设置。

9.根据权利要求8所述的集成电路，还包括：

接触蚀刻终止层，所述接触蚀刻终止层设置在所述逻辑区和所述存储器区之间并且具有“U”型结构；

其中，所述“U”型结构具有与所述选择栅极间隔件直接接触的第一竖直部件、与所述逻辑器件的侧壁间隔件直接接触的第二竖直部件、以及连接所述第一竖直部件和所述第二竖直部件的平坦横向部件。

10.根据权利要求9所述的集成电路，还包括：

设置在所述衬底内的所述控制栅电极的内侧之间的共源极/漏极区；

设置在所述共源极/漏极区上的共源极/漏极电介质；以及

沿着所述浮置栅极的内侧壁设置的隧穿介电层。

11.根据权利要求10所述的集成电路，还包括：

擦除栅电极，所述擦除栅电极设置在所述共源极/漏极电介质上，通过所述隧穿介电层与所述浮置栅极分离并且通过所述控制栅极间隔件与所述控制栅电极分离，其中，所述擦除栅电极的上表面与所述第一金属栅电极的上表面共面，所述擦除栅电极包括与所述隧穿介电层接触的下部以及与所述控制栅极间隔件接触的上部，所述下部的宽度小于所述上部的宽度。

12.根据权利要求8所述的集成电路，其中，所述浮置栅极间隔件具有夹在两个氧化物层之间的氮化物层的ONO结构或具有夹在两个氮化物层之间的氧化物层的NON结构。