[发明专利]具低压基极触发静电电流放电电路的高压静电保护电路

说明书

本发明公开一种具低压基极触发静电电流放电电路的高压静电保护电路，包含一连接至一高压系统电源的静电检知电路与一堆叠式低压半导体元件电路，以及一连接于其间的开关电路；由于该堆叠式低压半导体元件电路由多个低压基板隔离型晶体管串接而成，故其加总后崩溃电压即可适用于高压系统电源；又令各低压基板隔离型晶体管的基极与该开关电路连接，而不与一基板连接，除可提高其耐压外，当该静电检知电路检知静电发生，会通过触发该开关电路，由该开关电路一并触发各低压基板隔离型晶体管导通，顺利排除静电电流。

技术领域

本发明涉及一种高压静电保护电路，尤其涉及一种具低压基极触发静电电流放电电路的高压静电保护电路。

背景技术

在使用高压电压源的集成电路中，通常会于该集成电路的输出、入端设计有一高压静电保护电路，防止静电通过输出、入端放电至该集成电路的内部，造成电路损坏。

请参阅图4所示，为一常见的高压静电保护电路，其包含有一静电检测电路50及一高压的栅极触发型晶体管60，该栅极触发型晶体管60与该静电检测电路50并联，且连接于该高压电压源的高、低电压端HV_VCC、HV_VSS之间；当静电发生时，由该静电检测电路50首先检知，并通过栅极G触发该栅极触发型晶体管60导通，令静电电流经由该导通的栅极触发型晶体管60排除。然而，该高压的栅极触发型晶体管60虽然大电流耐受能力，但其触发电压较高，不易快速导通排除静电电流，再加上其内阻较高，使得导通后，静电电流排除速度慢，而有必要进一步改良之。

发明内容

有鉴于前揭集成电路使用的高压静电保护电路的缺点，本发明主要目的在于提供一种具低压基极触发静电电流放电电路的高压静电保护电路。

欲达上述目的所使用的主要技术手段是令高压静电保护电路包含有：

一静电检知电路；

一堆叠式低压半导体元件电路，并联该静电检知电路，且由多个低压基板隔离型晶体管串接而成；其中各该低压基板隔离型晶体管的基极不与一基板连接，而该堆叠式低压半导体元件电路的一崩溃电压为该些低压基板隔离型晶体管的崩溃电压的加总；

一开关电路，包含有多个半导体开关元件，分别连接于该静电检知电路及其对应低压半导体元件之间，受该静电检知电路触发而触发其对应低压半导体元件导通；其中各该半导体开关元件的基极连接至该基板。

上述本发明高压静电保护电路主要使用低压基板隔离型晶体管作静电电流放电路径，由于各低压基板隔离型晶体管的崩溃电压无法适用于高压系统电源中，故将多个低压基板隔离型晶体管(例如5V ISO-GRNMOS)予以串连，以构成堆叠式低压半导体元件电路，其崩溃电压为该些低压基板隔离型晶体管的崩溃电压的加总，而可适用于高压系统电源；然而，为避免各低压基板隔离型晶体管的漏极对基板的耐压不足与来自基板的杂讯(噪声)干扰，其基极不直接与基板连接，但与该开关电路连接；如此，当该静电检知电路检知静电发生，即可通过触发该开关电路一并触发各低压基板隔离型晶体管导通，顺利排除静电电流。

以下结合附图和具体实施例对本发明进行详细描述，但不作为对本发明的限定。

附图说明

图1：本发明高压静电保护电路的一较佳实施例的一电路图；

图2：本发明一堆叠式低压半导体元件电路的一半导体结构图；

图3：本发明一堆叠式低压半导体元件电路其中一半导体元件与一开关电路其中一半导体开关元件的一半导体结构图；

图4：既有高压静电保护电路的一电路图。

其中，附图标记

10静电检知电路 11反相器

111第二高压PMOS晶体管 112第二高压NMOS晶体管