[发明专利]集成扇出型封装及其制作方法

说明书

提供一种制作集成扇出型封装的方法。所述方法包括以下步骤。在载体上安装集成电路组件。在所述载体上形成绝缘包封体，以包封所述集成电路组件的侧壁。在所述集成电路组件上形成多个导电柱，并形成介电层以覆盖所述集成电路组件及所述绝缘包封体，其中所述多个导电柱穿透所述介电层且电连接到所述集成电路组件。在所述介电层及所述多个导电柱上形成重布线路结构，其中所述重布线路结构经由所述多个导电柱电连接到所述集成电路组件，且所述重布线路结构与所述绝缘包封体通过所述介电层间隔开。

技术领域

本发明的实施例涉及一种集成扇出型封装及其制作方法。

背景技术

由于各种电子组件(即，晶体管、二极管、电阻器、电容器等)的集成密度的持续提高，半导体行业已经历快速增长。在很大程度上，集成密度的此种提高来自于最小特征大小(minimum feature size)的重复减小，此使得更多较小的组件能够集成到给定区域中。这些较小的电子组件也需要与先前的封装相比利用较小区域的较小的封装。半导体组件的某些较小类型的封装包括方形扁平封装(quad flat package，QFP)、引脚栅阵列(pin gridarray，PGA)封装、球栅阵列(ball grid array，BGA)封装等等。

当前，集成扇出型封装因其紧凑性而正变得日渐流行。在包括被模制化合物包封的至少一个芯片的集成扇出型封装中，所述芯片与制作在模制化合物上的重布线路结构之间的电连接的可靠性可能因所述模制化合物的经研磨表面上的凹坑(pits)而劣化。在模制化合物的研磨工艺(grinding process)期间，会因所述模制化合物的填料而在所述模制化合物的经研磨表面上产生凹坑。如何提高集成扇出型封装的制作良率(yield rate)受到高度关注。

发明内容

根据本发明的某些实施例，提供一种制作集成扇出型封装的方法，其特征在于，所述方法包括：在载体上安装集成电路组件；在所述载体上形成绝缘包封体，以包封所述集成电路组件的侧壁；在所述集成电路组件上形成多个导电柱；形成介电层以覆盖所述集成电路组件及所述绝缘包封体，所述多个导电柱穿透所述介电层且电连接到所述集成电路组件；以及在所述介电层及所述多个导电柱上形成重布线路结构，所述重布线路结构经由所述多个导电柱电连接到所述集成电路组件，且所述重布线路结构与所述绝缘包封体通过所述介电层间隔开。

附图说明

结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。

图1至图7是说明根据本发明第一实施例的制作集成扇出型封装的工艺流程的剖视图。

图8至图14是说明根据本发明第二实施例的制作集成扇出型封装的工艺流程的剖视图。

图15至图21是说明根据本发明第三实施例的制作集成扇出型封装的工艺流程的剖视图。

图22至图29是说明根据本发明第四实施例的制作集成扇出型封装的工艺流程的剖视图。

[符号的说明]

100：集成电路组件

100a：有源表面

100b：后表面

102：导电柱

102A：第一导电柱

102B：第二导电柱

104：第一介电层

104’：第一经研磨介电层

110：绝缘包封体

120、120’、220：介电层

130：重布线路结构