[发明专利]半导体存储装置

说明书

实施方式提供配线的布局容易的半导体存储装置。实施方式的半导体存储装置包括：半导体基板；多个晶体管，形成于所述半导体基板的上表面，沿着第1方向排列，且最小周期为第1周期；积层体，设置于所述半导体基板上且具有多片电极膜；第1触点，下端连接于所述电极膜；及第2触点，贯通所述积层体，且下端连接于所述晶体管的源极、漏极中的一个。所述积层体的第1部分的形状为在每个所述电极膜形成着阶面的阶梯状。在所述第1部分，沿着所述第1方向设定着第1区域及第2区域。配置于所述第2区域的所述阶面的所述第1方向上的长度比所述第1周期长。配置于所述第1区域的所述阶面的所述第1方向上的长度比所述第1周期短。

[相关申请案]

本申请案享有以美国临时专利申请案62/374,034号(申请日：2016年8月12日)及日本专利申请案2017-16330号(申请日：2017年1月31日)为基础申请案的优先权。本申请案通过参照这些基础申请案而包含基础申请案的全部内容。

技术领域

实施方式涉及一种半导体存储装置。

背景技术

近年来，提出将存储单元三维地集成而成的积层型半导体存储装置。此种积层型半导体存储装置中，在半导体基板上设置着电极膜与绝缘膜交替地积层而成的积层体，且设置着贯通积层体的半导体柱。由此，在电极膜与半导体柱的每个交叉部分形成着存储单元晶体管。另一方面，在积层体的周边设置着对是否向电极膜供给电位进行切换的晶体管。积层体的端部被加工成阶梯状，触点连接于各电极膜，该触点经由上层配线而连接于晶体管。此种半导体存储装置中，如果电极膜的积层数增加，那么上层配线的条数增加，从而布局的制作将变得困难。

发明内容

实施方式提供一种配线的布局容易的半导体存储装置。

实施方式的半导体存储装置包括：半导体基板；多个晶体管，形成于所述半导体基板的上表面，沿着与所述上表面平行的第1方向排列，所述排列的最小周期为第1周期；积层体，设置于所述半导体基板上；第1触点；第2触点；及第1配线，连接于所述第1触点与所述第2触点之间。所述积层体包括：多片电极膜，沿着上下方向相互隔离地积层；半导体构件，在所述晶体管的除正上方区域外的区域贯通所述多片电极膜；及电荷累积构件，设置于所述半导体构件与所述多片电极膜的一片之间。所述积层体中的配置于所述晶体管的正上方区域的第1部分的形状为在每个所述电极膜形成着阶面的阶梯状。在所述第1部分，沿着所述第1方向设定两个第1区域及配置于所述两个第1区域间的第2区域。在各所述第1区域配置着多个所述阶面。在所述第2区域配置着一个所述阶面。配置于所述第2区域的所述阶面的所述第1方向上的长度比所述第1周期长。配置于所述第1区域的所述阶面的所述第1方向上的长度比所述第1周期短。所述第1触点的下端在所述阶面连接于所述多片电极膜的一片。所述第2触点贯通所述积层体，下端连接于所述晶体管的源极、漏极中的一个。

附图说明

图1是表示第1实施方式的半导体存储装置的剖视图。

图2是表示第1实施方式的半导体存储装置的配线部的俯视图。

图3是表示第1实施方式的半导体存储装置的基板面的俯视图。

图4是表示图1的区域A的局部放大剖视图。

图5是表示第2实施方式的半导体存储装置的俯视图。

图6是图5所示的B-B'线处的剖视图。

图7是图5所示的C-C'线处的剖视图。

图8是表示图6的区域D的局部放大剖视图。

图9是表示第3实施方式的半导体存储装置的俯视图。

图10是图9所示的E-E'线处的剖视图。

图11是图9所示的F-F'线处的剖视图。