[发明专利]利用应力记忆技术的半导体器件及其制造方法及电子设备

说明书

公开了一种应用应力记忆技术制造半导体器件的方法。根据实施例，该方法可以包括：在衬底上设置包括第一源/漏层、沟道层和第二源/漏层的有源区；绕沟道层的外周形成牺牲栅；形成能够在去除牺牲栅后保持沟道层中至少部分应力并露出至少部分牺牲栅的保持层；去除牺牲栅并绕沟道层外周形成栅堆叠。

技术领域

本公开涉及半导体领域，具体地，涉及利用应力记忆技术(Stress MemorizedTechnique，SMT)的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。

背景技术

在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。

发明内容

有鉴于此，本公开的目的至少部分地在于提供一种应用应力记忆技术的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。

根据本公开的一个方面，提供了一种制造半导体器件的方法，包括：在衬底上设置包括第一源/漏层、沟道层和第二源/漏层的有源区；绕沟道层的外周形成牺牲栅；形成能够在去除牺牲栅后保持沟道层中至少部分应力并露出至少部分牺牲栅的保持层；去除牺牲栅并绕沟道层外周形成栅堆叠。

根据本公开的另一方面，提供了一种半导体器件，包括：衬底；依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层；以及绕沟道层的外周形成的栅堆叠，其中，在沟道层以及栅堆叠靠近沟道层的端部中存在应力。特别是，栅堆叠靠近沟道层的端部与栅堆叠中的其余部分相比，有着明显的增强应力分布。

根据本公开的另一方面，提供了一种半导体器件，包括：衬底；依次叠置在衬底上的第一源/漏层、沟道层和第二源/漏层；绕沟道层的外周形成的栅堆叠；以及与第一源/漏层和第二源/漏层物理接触并露出至少部分栅堆叠的保持层，其中，在沟道层以及保持层中存在应力。

根据本公开的另一方面，提供了一种电子设备，包括由上述半导体器件形成的集成电路。

根据本公开的实施例，在制造过程中可以设置保持层。由于保持层的存在，可以应用应力记忆技术。例如，可以通过保持层或者牺牲栅来在沟道层中产生应力。在保持层带应力的情况下，牺牲栅的去除可以导致沟道层中的应力增加。另外，在牺牲栅能够在沟道层中产生应力的情况下，由于保持层的存在，尽管牺牲栅被去除，也可以至少部分地保持沟道层中的应力。

另外，在去除保持层时，栅堆叠可以至少部分地保持应力。

栅堆叠绕沟道层的外周形成且沟道形成于沟道层中，从而栅长由沟道层的厚度确定。沟道层例如可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可以很好地控制栅长。沟道层的外周相对于第一、第二源/漏层的外周可以向内凹入，从而栅堆叠可以嵌入该凹入中，减少或甚至避免与源/漏区的交迭，有助于降低栅与源/漏之间的寄生电容。另外，沟道层可以是单晶半导体材料，可以具有高载流子迁移率和低泄漏电流，从而改善了器件性能。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1至20示出了根据本公开实施例的制造半导体器件的流程中部分阶段的示意图；

图21至26示出了根据本公开另一实施例的制造半导体器件的流程中部分阶段的示意图；

图27和28示出了根据本公开实施例的源/漏层细化处理的示意图。

贯穿附图，相同或相似的附图标记表示相同或相似的部件。

具体实施方式