[发明专利]一种半导体器件的制备方法

说明书

本发明提供了一种半导体器件的制备方法，所述方法包括：提供基底，在所述基底上形成有若干相互间隔的核结构；将两两相邻的所述核结构归为一组，使用硬掩膜层至少填充一组所述核结构之间的间隙；在所述核结构的裸露侧壁上形成间隙壁，其中所述硬掩膜层沿所述核结构排列方向上的尺寸不同于所述间隙壁的厚度；去除所述核结构；以所述间隙壁和所述硬掩膜层为掩膜蚀刻所述基底，以在所述基底中形成尺寸不同的核图案。所述方法可以制备尺寸不同的图案，从而避免了现有技术中尺寸单一的图案，并且所述方法更加简单。

技术领域

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制备方法。

背景技术

对于高容量的半导体存储装置需求的日益增加，这些半导体存储装置的集成密度受到人们的关注，为了增加半导体存储装置的集成密度，现有技术中采用了许多不同的方法，例如通过减小晶片尺寸和/或改变内结构单元而在单一晶片上形成多个存储单元，对于通过改变单元结构增加集成密度的方法来说，已经进行尝试通过改变有源区的平面布置或改变单元布局来减小单元面积。

随着器件尺寸的减小，间隔物图案化技术(Spacer patterning technology，SPT)以及自对准双图案技术(self aligned double patterning，SaDP)均可以用来制备纳米尺度的晶体管，其中自对准双图案技术(Self-aligned double patterning，SaDP)在实现最小间距的蚀刻能力方面超出了对该方法的期待。

所述自对准双图案技术(self aligned double patterning，SaDP)可以很好的解决对准问题，可以极大限度的减小由于对准带来的良率问题，但是带来的问题则是形成的线和空间的图案以及图案的尺寸过于单一，并且步骤繁琐。

因此，现有技术中存在各种弊端，上述弊端成为亟需解决的问题，以进一步提高器件的性能和良率。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

针对现有技术的不足，本发明提供了一种半导体器件的制备方法，所述方法包括：

提供基底，在所述基底上形成有若干相互间隔的核结构；

将两两相邻的所述核结构归为一组，使用硬掩膜层至少填充一组所述核结构之间的间隙；

在所述核结构的裸露侧壁上形成间隙壁，其中所述硬掩膜层沿所述核结构排列方向上的尺寸不同于所述间隙壁的厚度；

去除所述核结构；

以所述间隙壁和所述硬掩膜层为掩膜蚀刻所述基底，以在所述基底中形成尺寸不同的核图案。

可选地，所述硬掩膜层为金属硬掩膜层。

可选地，通过旋涂所述金属硬掩膜层的方法填充所述间隙。

可选地，所述金属硬掩膜层包括无定型金属氧化物层。

可选地，所述金属硬掩膜层包括TiOx、ZrOx和WOx中的一种。

可选地，在旋涂所述金属硬掩膜层之后还进一步包括烘焙固化的步骤。

可选地，所述烘焙固化的温度为240℃-350℃，所述烘焙固化的时间为60s-120s。

可选地，在所述基底上依次形成有功能材料层、氧化物层和无定型硅层；

以所述间隙壁和所述硬掩膜层为掩膜蚀刻所述无定型硅层，以形成所述核结构。

可选地，形成所述硬掩膜层的方法包括：