[发明专利]电气组件中的键合线的仿真测试方法及存储介质和设备

说明书

本发明实施例提供了一种电气组件中的键合线的仿真测试方法，包括：生成电气组件的物理仿真模型；以第一导线朝第二导线方向的结束端为起始划分线，以第二导线朝第一导线方向的结束端为终止划分线，将仿真模型划分为头部分、中间部分和尾部分，其中，头部分对应于键合线与第一导线的焊盘区域，尾部分对应于键合线与第二导线的焊盘区域；建立头部分的和尾部分的电路模型；建立中间部分的电路模型；将头部分的电路模型、中间部分的电路模型和尾部分的电路模型级联，生成电气组件的仿真电路。本发明实施例还提供了相应的存储介质和电子设备。本发明能够代替全波电磁场仿真软件生成仿真电路，降低成本，减少不必要的资源浪费。

技术领域

本发明涉及到半导体封装技术领域，尤其涉及各类高频/高速集成电路封装技术中采用键合线作为连接方式的仿真测试方法。具体地，本发明涉及电气组件中的键合线的仿真测试方法及存储介质和设备。

背景技术

在微电子封装中，键合线作为集成电路芯片和引线框架(或封装基板)之间的主要连接方式之一，具有成本低廉，工艺简单的优势，实现了集成电路芯片和PCB系统之间信号和能量的传输。随着集成电路芯片的工作频率、工作速度大幅提高，信号的上升沿变得更陡，键合线的高频寄生参数将会对信号的完整性、能量的传输造成很大的影响。因此对键合线的详细分析与研究对高频、高速集成电路封装，尤其是射频多芯片组件封装有着重要的现实意义。

键合线作为集成电路封装中最为常用的连接组件，随着芯片工作频率、工作速度的不断提高，键合线的寄生参数越来越显著地影响电路特性。因此需要在封装设计初期建立恰当的键合线模型，以正确评估键合线的电气特性。

目前，一种传统的键合线参数模型可以通过一个由电阻和电感串联的网络来表征，其电阻R、电感L通常可以通过经验公式(1)和(2)来描述。

公式(1)和公式(2)中，

l、d分别表示键合金线的长度和直径；

μ₀为空气介质的导体率(μ₀＝4^πx10^-7H/m)；

μ_r为键合金丝的相对磁导率，其值等于1；

ρ和d_s分别表示键合金线材料的电阻率和趋肤深度。

图1给出了键合线系统的物理模型，其中图1a为集成电路芯片和封装基板的键合线连接的平面截面图模型；图1b为图1a的局部放大图。

其中，基板介质的厚度为0.2mm，金属层厚度为0.036mm，考虑到集成电路芯片在封装时通常被减薄到0.2mm以下，模型中用一介质层来代替芯片，其厚度为0.2mm，芯片介质层的介电常数和基板的介电常数均定义为4.2，键合线两端各接一段芯片连接线和基板连接线，特征阻抗均定义为50Ω标准阻抗；

图1b为键合线结构的局部放大图，键合线采用四点模型，

其中h表示芯片键合点上方的键合高度，模型中定义为0.2mm，

芯片键合点的角度alpha定义为80度，

基板键合点的角度beta定义为15度，

键合线的直径为0.025mm，

整个键合线部分的长度约为2.0347mm。