[发明专利]一种基于FPGA的PCIe与SRIO总线桥接系统

权利要求书

1.一种基于FPGA的PCIe与SRIO总线桥接系统，其特征在于，包括：PCIe总线IP核、SRIO总线IP核、Microblaze处理器模块、SRIO主模式DMA传输控制器模块、SRIO从模式DMA传输控制器模块、数据缓存模块以及BAR空间寄存器；

该PCIe总线IP核用于与上游设备数据交互，将上游设备发来的数据包转换为AXI4总线事务，将内部的AXI4总线事务转换为PCIe数据包，发送给上游设备；

SRIO总线IP核，用于与对端SRIO设备通信；

SRIO主模式DMA传输控制器模块用于主动发起数据请求；

SRIO从模式DMA传输控制器模块用于响应对端设备的数据请求；

Microblaze处理器用于执行系统初始化配置以及数据传输的调度工作；

数据缓存模块用于PCIe与SRIO总线进行数据交互过程中，对中间过程数据进行暂存；

与对端SRIO设备进行数据交互时，PCIe总线IP核通过向BAR空间寄存器写入配置信息，通知Microblaze处理器模块用配置信息初始化SRIO主模式DMA传输控制器模块和SRIO从模式DMA传输控制器模块的参数，并启动与对端设备进行数据交互；与PCIe上游设备数据交互时，SRIO主模式DMA传输控制器模块和SRIO从模式DMA传输控制器模块对PCIe总线IP核发起AXI4总线DMA传输事务，PCIe总线IP核将AXI4总线事务转换为PCIe报文，与上游设备通信。

2.如权利要求1所述的基于FPGA的PCIe与SRIO总线桥接系统，其特征在于，SRIO主模式DMA传输控制器模块包括：第一AXI4 DMA写入控制器模块以及第一AXI4 DMA读取控制器模块；

第一AXI4 DMA写入控制器模块，用于向对端设备写数据时，从对端读取数据时，接收到对端设备返回的数据，解析数据包提取数据后，向PCIe总线IP核发起DMA写入传输，将数据通过PCIe总线IP核写入内存；

第一AXI4 DMA读取控制器模块，用于需要向对端发起写数据操作时，向PCIe总线IP核发起AXI4 DMA读操作，通过PCIe从内存中读取写向对端的数据，再组装成SRIO数据包，送入SRIO总线IP核发向对端设备。

3.如权利要求1所述的基于FPGA的PCIe与SRIO总线桥接系统，其特征在于，SRIO从模式DMA传输控制器模块包括：第二AXI4 DMA写入控制器模块以及第二AXI4 DMA读取控制器模块；

第二AXI4 DMA写入控制器模块，用于响应对端设备数据写入请求时，解析对端设备发来的写请求数据包，获取对端设备发来的数据，向PCIe总线IP核发起AXI4 DMA写传输请求，将数据通过PCIe写入上游设备内存；

第二AXI4 DMA读取控制器模块，用于响应对端设备读取数据请求时，接收到数据请求后，向PCIe总线IP核发起AXI4 DMA读取传输，通过PCIe从内存中读取数据，再拼装成SRIO数据包，返回给对端设备。

4.如权利要求1所述的基于FPGA的PCIe与SRIO总线桥接系统，其特征在于，Microblaze处理器使用BAR空间寄存器中的配置信息初始化，SRIO从模式DMA传输控制器模块设置好PCIe上游设备内存中用于数据交互的缓存信息后，开始响应对端设备的读写请求，捕捉到对端设备的写数据请求时，解析出其中的数据，发起AXI4 DMA写操作，通过PCIe总线将数据写入内存；接收到对端设备的读请求时，发起AXI4 DMA读取操作，从PCIe上游设备内存中指定位置读取数据，打包送回。

5.如权利要求1所述的基于FPGA的PCIe与SRIO总线桥接系统，其特征在于， PCIe上游设备通过PCIe总线向BAR空间寄存器写入初始化信息，Microblaze处理器读取初始化信息对系统内部各个模块进行设置，响应PCIe上游设备或SRIO对端设备的请求，发起主模式或从模式的SRIO传输。