[发明专利]电缓冲NV-DIMM和其使用方法

说明书

本发明提供一种电缓冲NV‑DIMM和其使用方法。在一个实施例中，提供一种存储系统，其包括：多个非易失性存储器装置；与多个非易失性存储器装置进行通信的控制器；多个数据缓冲器，其与控制器进行通信并且被配置为存储在控制器与输入/输出总线之间发送的数据；以及命令和地址缓冲器，其被配置为存储从主机发送的命令和地址，其中命令和地址缓冲器进一步被配置为使进入和离开多个数据缓冲器的数据流同步。

相关申请的交叉引用

本申请要求2016年8月26日提交的美国专利申请号62/380,217的优先权，所述申请特此通过引用并入本文。

技术领域

背景技术

许多计算机系统使用附接到中央处理单元(CPU)的一个或多个双列直插式存储器模块(DIMM)来存储数据。一些DIMM包含动态随机存取存储器(DRAM)芯片。然而，DRAM相对昂贵，需要相对大量的功率，并且不能以匹配处理器功率的速率缩放容量，这在用于服务器(诸如在其中大量数据被存储的数据中心中的企业和超大规模系统)中时可能是不期望的。为了解决这些问题，已开发非易失性DIMM(NV-DIMM)，所述非易失性DIMM用非易失性存储器装置替代易失性DRAM芯片。与基于DRAM的DIMM相比，NV-DIMM可以提供每千兆字节较低成本、较低功耗以及较长数据保持，尤其是在断电或系统崩溃的情况下。像一些基于DRAM的DIMM一样，一些NV-DIMM被设计为经由时钟-数据并行接口(诸如双数据速率(DDR)接口)来通信。

发明内容

附图说明

图1是实施例的主机和存储系统的框图。

图2A是实施例的存储系统的框图，其中所述存储系统采用非易失性双列直插式存储器模块(NV-DIMM)的形式。

图2B是具有分布式控制器的实施例的存储系统的框图。

图3是示出在实施例的主机与存储系统之间的信号的框图。

图4是用于从DRAM DIMM读取数据的方法的流程图。

图5是用于从DRAM DIMM读取数据的方法的时序图。

图6是实施例的用于主机发送读取命令的方法的流程图。

图7是实施例的用于主机通过利用发送命令来请求读数据的返回并处理接收到的数据的方法的流程图。

图8A和8B是用于读取来自实施例的存储系统的数据的非确定性方法的时序图。

图8C是用于将数据写入到实施例的存储系统的非确定性方法的时序图。

图9是实施例的存储系统的控制器的框图。

图10是用于从实施例的存储系统读取数据的方法的流程图。

图11是用于将数据写入到实施例的存储系统的方法的流程图。

图12和图13是分别示出基于DRAM的DIMM的读取流和写入流的图。

图14是在基于DRAM的DIMM中的数据流的内部状态的图。

图15是实施例的存储系统的框图，其中所述存储系统采用非易失性双列直插式存储器模块(NV-DIMM)的形式。

图16是图示说明实施例的存储系统的读取操作的框图。

图17是图示说明实施例的存储系统的写入操作的框图。

图18A和图18B是实施例的读取操作的流程图。

图19A和图19B是实施例的写入操作的流程图。

图20是示出实施例的时钟速度的变化的框图。

图21是数据缓冲器的框图。