[发明专利]箝位电路及箝位电压的方法

说明书

本发明公开了一种箝位电路及箝位电压的方法，该箝位电路包括：第一开关控制单元，包括控制端以及第一开关端和第二开关端，其中，控制端和第一开关端耦接至比较器的第一级输出的高电势端，并且其中，第一开关控制单元被配置为在高电势端的电压低于第一预定值时，将高电势端的电压箝位至第一电压；以及第二开关控制单元，包括控制端以及第一开关端和第二开关端，其中，控制端和第一开关端耦接至比较器的第一级输出的低电势端，并且其中，第二开关控制单元被配置为在低电势端的电压高于第二预定值时，将低电势端的电压箝位至第二电压。

本申请是申请日为2012年3月15日，申请号为201210069342X，发明创造名称为“箝位电路及箝位电压的方法”的专利申请的分案申请。

技术领域

本发明涉及电子线路领域，尤其涉及一种箝位电路及箝位电压的方法。

背景技术

随着现代通信技术的广泛应用，高速低功耗的电子设备成为市场的主流，这些设备都依赖高性能的模数转换器(Analog-Digital Conversion，简称为ADC)，特别是对速度的要求越来越高，高速ADC成为决定设备性能的关键因素。而电压比较器是模数转换电路中的重要模块，比较器的性能往往对转换器的转换速度和精度具有决定性的影响，高速比较器的设计是高速ADC设计的关键。

在相关技术中，比较器的第一级的尾电流是固定不变的，所以，第一级的电压转换速率将受到限制。其中，转换速率是比较器的输出状态产生转换所需要的时间，通常要求尽可能地短，以便实现高速比较。

图1是根据相关技术的比较器的内部电路示意图，如图1所示，节点P_Gate为比较器的第一级(即，跨导电路GM)输出的高电势节点，节点N_Gate为比较器的第一级输出的低电势节点。图2是根据相关技术的比较器的第一级输出的节点P_Gate的电压输出波形示意图，图3是根据相关技术的比较器的第一级输出的节点N_Gate的电压输出波形示意图，如图2和3所示，比较器的第一级输出的节点电压的摆幅均在V_GND与V_CC之间，即，电压处于满摆幅输出。

然而，比较器第一级输出电压的摆幅往往与比较器的延迟时间成正比，在相关技术中，比较器第一级的满摆幅电压输出势必造成比较器的延时时间比较长，进而导致电压转换速率比较低。

针对相关技术中比较器的延时时间比较长而导致电压转换速率低的问题，目前尚未提出有效的解决方案。

发明内容

本发明的主要目的在于提供一种箝位电压的方案，以至少解决上述相关技术中比较器的延时时间比较长而导致电压转换速率低的问题。

为了实现上述目的，根据本发明的一个方面，提供了一种箝位电路。

一种箝位电路，包括：第一开关控制单元，包括控制端以及第一开关端和第二开关端，其中，所述控制端和所述第一开关端耦接至比较器的第一级输出的高电势端，并且其中，所述第一开关控制单元被配置为在所述高电势端的电压低于第一预定值(V1)时，将所述高电势端的电压箝位至第一电压(VGate1)；以及第二开关控制单元，包括控制端以及第一开关端和第二开关端，其中，所述控制端和所述第一开关端耦接至所述比较器的所述第一级输出的低电势端，并且其中，所述第二开关控制单元被配置为在所述低电势端的电压高于第二预定值(V2)时，将所述低电势端的电压箝位至第二电压(VGate2)。

其中，所述第一开关控制单元和所述第二开关控制单元中的每一个包括：使用相应的所述第一开关控制单元和所述第二开关控制单元的控制端能选择的第一开关端与第二开关端之间的低阻抗状态和高阻抗状态。

其中，所述第一开关控制单元是第一金属氧化物半导体场效应晶体管MOSFET，并且其中，所述第二开关控制单元是第二MOSFET。