[发明专利]半导体存储器件的延迟电路和半导体存储器件

说明书

一种半导体存储器件的延迟电路包括延迟链、第一相位转换器和第二相位转换器。延迟链连接在输入端子和输出端子之间，包括2N个延迟单元，并延迟第一中间信号以产生第二中间信号。第一相位转换器连接到输入端子，并且向延迟链提供第一中间信号，其中第一中间信号是通过响应于控制信号将输入信号的相位反相或者通过保持输入信号的相位而产生的。第二相位转换器连接到输出端子，并且通过响应于控制信号将第二中间信号的相位反相或通过保持第二中间信号的相位而产生输出信号。

相关申请的交叉引用

本申请要求于2016年6月22日在韩国知识产权局提交的韩国专利申请No.10-2016-0078162的优先权，并在此通过引用完整地并入其公开内容。

技术领域

本发明构思的示例性实施例涉及存储器件，更具体地，涉及一种半导体存储器件的延迟电路、一种半导体存储器件和一种操作半导体存储器件的方法。

背景技术

随着半导体器件变得高度集成，它们越来越容易遭受各种形式的劣化。在这些劣化形式中有温度影响。例如，在p沟道金属氧化物半导体(PMOS)晶体管中，在施加负栅电压期间，温度升高可产生负偏压温度不稳定(NBTI)效应。NBTI效应导致漏电流的绝对值的减小、阈值电压的绝对值的增大和栅极引起的漏极泄漏(GIDL)电流的增大。

例如，如果在PMOS晶体管的漏极和源极接地时将负电压施加到PMOS晶体管的栅极，则可能在栅极氧化膜中形成正电荷界面陷阱。因此，NBTI效应阻碍了沟道的形成，并且因此PMOS晶体管的阈值电压增大，且其漏极电流的绝对值减小。此外，PMOS晶体管的栅极和漏极之间的能带可以被其栅电压弯曲。在这种情况下，因为容易产生隧穿，所以GIDL电流可能增大。此外，因为NBTI可在特定偏压和高温状态下引起阈值电压的显著变化，所以高速半导体工艺的可靠性会降低。

发明内容

根据本发明构思的示例性实施例，一种半导体存储器件的延迟电路包括延迟链、第一相位转换器和第二相位转换器。延迟链连接在输入端子和输出端子之间，包括至少2N个延迟单元，并延迟第一中间信号以产生第二中间信号，其中N是大于2的自然数。第一相位转换器连接到输入端子，并且通过响应于控制信号将输入信号的相位反相或通过保持输入信号的相位而产生到延迟链的第一中间信号。第二相位转换器连接到输出端子，并且通过响应于控制信号将第二中间信号的相位反相或通过保持第二中间信号的相位而产生输出信号。

根据本发明构思的示例性实施例，一种半导体存储器件包括存储器单元阵列、控制逻辑电路和延迟电路。存储器单元阵列包括耦接到多条字线和多条位线的多个存储器单元。控制逻辑电路响应于命令和地址来控制对存储器单元阵列的访问。延迟电路沿着半导体存储器件的命令路径、地址路径或数据路径而被设置。通过命令路径提供命令，通过地址路径提供地址，并通过数据路径将数据提供给存储器单元阵列。延迟电路包括延迟链、第一相位转换器和第二相位转换器。延迟链连接在输入端子和输出端子之间，包括至少2N个延迟单元，并延迟第一中间信号以产生第二中间信号，其中N是大于2的自然数。第一相位转换器连接到输入端子，并且向延迟链提供第一中间信号，其中第一中间信号是通过响应于控制信号将输入信号的相位反相或者通过保持输入信号的相位而产生的。第二相位转换器连接到输出端子，并且通过响应于控制信号将第二中间信号的相位反相或通过保持第二中间信号的相位而产生输出信号。