[发明专利]半导体存储器件的延迟电路和半导体存储器件

权利要求书

1.一种半导体存储器件的延迟电路，所述延迟电路包括：

输入端子，其中输入信号通过所述输入端子被输入；

输出端子，其中输出信号通过所述输出端子被输出；

连接在所述输入端子和所述输出端子之间的延迟链，所述延迟链包括至少2N个延迟单元，所述延迟链被配置为延迟第一中间信号以产生第二中间信号，其中N是大于2的自然数；

连接到所述输入端子的第一相位转换器，所述第一相位转换器被配置为向所述延迟链提供所述第一中间信号，其中所述第一中间信号是通过响应于控制信号将所述输入信号的相位反相或保持所述输入信号的相位而产生的；以及

连接到所述输出端子的第二相位转换器，所述第二相位转换器被配置为通过响应于所述控制信号将所述第二中间信号的相位反相或保持所述第二中间信号的相位而产生所述输出信号。

2.根据权利要求1所述的延迟电路，还包括：

控制电路，被配置为响应于命令而产生所述控制信号，

其中，所述控制电路被配置为当所述命令被输入到所述控制电路时改变所述控制信号的逻辑电平。

3.根据权利要求2所述的延迟电路，其中所述控制电路包括：

命令检测器，被配置为响应于所述命令而产生检测信号；以及

控制信号发生器，被配置为当产生了所述检测信号时改变所述控制信号的逻辑电平。

4.根据权利要求1所述的延迟电路，其中所述第一相位转换器和所述第二相位转换器响应于所述控制信号相对于彼此互补地操作。

5.根据权利要求1所述的延迟电路，其中所述至少2N个延迟单元包括级联的2N个反相器，以及

其中，所述2N个反相器中的每一个包括：

连接到电源电压的p沟道金属氧化物半导体晶体管；以及

连接在所述p沟道金属氧化物半导体晶体管和地电压之间的n沟道金属氧化物半导体晶体管。

6.根据权利要求5所述的延迟电路，其中当所述控制信号具有第一逻辑电平时，所述第一相位转换器被配置为将所述输入信号的相位反相以产生所述第一中间信号，并且所述第二相位转换器被配置为保持所述第二中间信号的相位以产生所述输出信号。

7.根据权利要求6所述的延迟电路，其中当所述控制信号具有第一逻辑电平时，所述2N个反相器中偶数号反相器的所述p沟道金属氧化物半导体晶体管的每个栅极接收具有所述第一逻辑电平的信号。

8.根据权利要求6所述的延迟电路，其中当所述控制信号具有与所述第一逻辑电平不同的第二逻辑电平时，所述第一相位转换器被配置为保持所述输入信号的相位以产生所述第一中间信号，并且所述第二相位转换器被配置为将所述第二中间信号的相位反相以产生所述输出信号。

9.根据权利要求8所述的延迟电路，其中当所述控制信号具有所述第二逻辑电平时，所述2N个反相器中奇数号反相器的所述p沟道金属氧化物半导体晶体管的每个栅极接收具有所述第一逻辑电平的信号。

10.根据权利要求1所述的延迟电路，其中所述第一相位转换器包括：

第一反相器，连接到所述输入端子，并被配置为将所述输入信号的相位反相至少一次；

第二反相器和第三反相器，被配置为将所述输入信号的相位反相至少两次，其中所述第二反相器和第三反相器级联到所述输入端子；以及

第一复用器，被配置为响应于所述控制信号而将所述第一反相器的输出和所述第三反相器的输出之一提供为所述第一中间信号。