[发明专利]半导体封装

说明书

技术领域

本发明涉及封装技术，尤其涉及一种半导体封装。

背景技术

如本领域技术人员所知，目前已有各式各样的芯片封装技术，例如，球栅阵列(ball grid array，BGA)、线接合(wire-bonding)、倒装芯片(flip chip)等等，用于经由晶粒(die)和基板两者上的接合点来将晶粒安装到基板上。为了确保电子产品或通信装置的小型化和多功能性，要求半导体封装尺寸小、多管脚(pin)连接、高速和高功能性。

由于线接合系统级封装(Wire-bonding System-in-Package，WBSiP)技术能够增大半导体封装的容量，因此WBSiP技术受到了广泛应用。WBSiP涉及将多个芯片堆叠在一起且通过线接合的方式彼此连接。然而，传统的WBSiP会遇到一些问题，举例来说，封装厚度、支撑微间距焊垫的能力以及低电阻值/电感值的效果。

输入输出(Input-Output，I/O)管脚数的增加以及对于高性能集成电路的需求增加促进了倒装芯片封装技术的开发。倒装芯片技术利用在芯片接合垫 (bonding pad)上的凸块(bump)来直接互连至封装媒介，该芯片通过最短路径面朝下地接合至封装媒介。倒装芯片技术不仅可应用于单芯片封装，同时也可应用至更高水平或集成度更高的封装，以及可应用至能容纳多个芯片的复杂基板，以形成更大的功能单元。倒装芯片技术采用面矩阵式(area array)的设计，实现了与装置的最高互连密度以及与封装的电感互连非常低是其优点所在。

但是，现有的倒装芯片技术面临着基板上的凸块节距(bump pitch)限制的挑战。除此之外，因为昂贵的芯片载体基板一般包含1+2+1或者更多的层叠，因此高性能FCBGA(倒装芯片球栅阵列)是昂贵的。由于基板的凸块节距的发展和微缩(shrinkage)明显慢于晶粒微缩(die shrinking)以及管脚数量的增加，因此基板的凸块节距是倒装芯片发展路线的瓶颈所在。甚至在未来，晶粒微缩将超过基板载体上的凸块节距分辨率的微缩。

为了攻克此技术差距的问题，硅中介层(silicon interposer)与TSV(Through Silicon Via，硅穿孔)技术，以及微小间距凸块技术是优选的解决方案。但是，上述提及的基于TSV的技术是昂贵的并且涉及复杂的制造工艺。

发明内容

有鉴于此，本发明实施例提供了一种结合了中介层的半导体封装。

本发明实施例提供了一种半导体封装，包括：载体基板，具有相对的第一表面和第二表面；以及芯片堆叠，设置于该载体基板的该第一表面上；其中，该芯片堆叠包括：第一半导体晶粒，第二半导体晶粒和位于该第一和第二半导体晶粒之间的中介层；其中，该中介层用于传送该第一和第二半导体晶粒之间的信号。

其中，该第一和第二半导体晶粒均为线接合芯片。

其中，该第一半导体晶粒包括：已知合格的动态随机存取存储器或者专用集成电路；以及/或者，该第二半导体晶粒包括：片上系统或者专用集成电路。

其中，该载体基板包括：具有金属走线和树脂的有机封装基板；或者，该中介层包括：硅中介层或者树脂基板中介层。

其中，该中介层包括：接地平面，用于在该第一和第二半导体晶粒之间提供射频屏蔽。

其中，该中介层包括：命令/地址接合垫，重布置接合垫，数据接合垫和内部走线；其中，该内部走线将该命令/地址接合垫或者该数据接合垫电性耦接至该重布置接合垫。

其中，该第一半导体晶粒包括：至少一个命令/地址信号垫，设置在该第一半导体晶粒的第一边缘上，以及至少一个数据信号垫，设置在该第一半导体晶粒的第二边缘上；其中，该第一边缘与该第二边缘相对；其中，该命令/地址接合垫接近该命令/地址信号垫和该第一边缘，该重布置接合垫和该数据接合垫接近该数据信号垫和该第二边缘。

其中，该命令/地址信号垫通过第一接合线电性耦接至该命令/地址接合垫；或者，该数据信号垫通过第二接合线电性耦接至该数据接合垫；或者，该数据信号垫和该重布置接合垫均电性耦接至该载体基板。

其中，该第二半导体晶粒包括：第一和第二输入/输出垫，位于该第二半导体晶粒的主动面上，并且分别用于传送命令/地址信号和数据信号。

其中，该第一和第二输入/输出垫分别通过第三接合线和第四接合线电性耦接至该命令/地址接合垫和该数据接合垫；或者，该第一和第二输入/输出垫均电性耦接至该载体基板。