[发明专利]低功耗小面积的USB2.0物理层结构

说明书

技术领域

本发明涉及集成电路芯片领域，特别是涉及一种低功耗小面积的USB2.0物理层结构。

背景技术

在集成电路芯片的应用中，USB2.0物理层结构采用的是模拟锁相环结构，数字逻辑结构大部分工作时钟频率为480M，由于时钟数据恢复电路和锁相环电路的工作时钟频率可能为960M及8个相位时钟，且如果是免晶体方案还有可能需要更高的工作时钟频率来实现频率校准，从而导致USB2.0物理层结构的功耗和面积都很大。

因此，有必要提供一种低功耗小面积的USB2.0物理层结构。

发明内容

本发明的目的在于克服现有技术的不足，提供一种低功耗小面积的USB2.0物理层结构。

本发明的目的是通过以下技术方案来实现的：

一种低功耗小面积的USB2.0物理层结构，包括差分信号输入端、用于检测是否有信号输入的信号检测器、用于接收差分信号输入端输入的差分信号的信号接收器、与所述信号检测器和所述信号接收器相连的多电压比较时钟数据恢复电路、与所述多电压比较时钟数据恢复电路相连的时钟校准单元、与所述时钟校准单元相连的全数字锁相环电路、与所述多电压比较时钟数据恢复电路和所述全数字锁相环电路相连的USB2.0数字逻辑电路、与所述多电压比较时钟数据恢复电路和所述USB2.0数字逻辑电路相连的两个并行转串行电路及与所述两个并行转串行电路相连的驱动电路。

所述多电压比较时钟数据恢复电路包括串行转并行电路，所述时钟校准单元包括与所述多电压比较时钟数据恢复电路相连的时钟校准电路、与所述时钟校准电路相连的数字控制振荡器及外部晶振。

所述差分信号输入端分别与所述信号检测器的输入端、所述信号接收器的输入端及所述驱动电路的输出端相连，所述信号检测器的输出端与所述信号接收器的输出端分别与所述多电压比较时钟数据恢复电路相连。

所述时钟校准单元的数字控制振荡器及外部晶振分别与所述全数字锁相环电路相连，所述USB2.0数字逻辑电路通过USB2.0数字接口与外部控制器相连。

所述两个并行转串行电路通过模拟8个相位时钟电路来实现。

所述多电压比较时钟数据恢复电路通过数字低通滤波器来调节频率和相位，实现数据恢复和跟踪。

所述USB2.0数字逻辑电路实现位填充、非归零反转码并行编码和解码功能以及实现接收时钟和系统时钟之间的同步。

本发明的有益效果是：频率校准更加精确、无需高频率工作时钟、减少了模拟电路且实现了USB2.0物理层结构的低功耗和小面积。

附图说明

图1为本发明低功耗小面积的USB2.0物理层结构的结构图。

具体实施方式

下面结合附图进一步详细描述本发明的技术方案，但本发明的保护范围不局限于以下所述。

请参阅图1，图1为本发明低功耗小面积的USB2.0物理层结构的结构图，本发明低功耗小面积的USB2.0物理层结构包括差分信号输入端DP和DN、用于检测是否有信号输入的信号检测器、用于接收差分信号输入端DP和DN输入的差分信号的信号接收器、与信号检测器和信号接收器相连的多电压比较时钟数据恢复电路、与多电压比较时钟数据恢复电路相连的时钟校准单元、与时钟校准单元相连的全数字锁相环电路、与多电压比较时钟数据恢复电路和全数字锁相环电路相连的USB2.0数字逻辑电路、与多电压比较时钟数据恢复电路和USB2.0数字逻辑电路相连的两个并行转串行电路及与两个并行转串行电路相连的驱动电路。

其中，多电压比较时钟数据恢复电路中包括串行转并行电路，时钟校准单元包括与多电压比较时钟数据恢复电路相连的时钟校准电路、与时钟校准电路相连的数字控制振荡器及外部晶振；差分信号输入端DP和DN分别与信号检测器的输入端、信号接收器的输入端及驱动电路的输出端相连，信号检测器的输出端与信号接收器的输出端分别与多电压比较时钟数据恢复电路相连；时钟校准单元的数字控制振荡器及外部晶振分别与全数字锁相环电路相连，USB2.0数字逻辑电路通过USB2.0数字接口UTMI与外部控制器相连。

在本发明中，两个并行转串行电路可以通过模拟8个相位时钟电路来实现，由于USB2.0有位填充协议要求每连续6个1，需要填充1位0，这样导致到达并行转串行电路的数据长度不是8位的整数倍，USB是半双工协议，发送完成后必须把总线释放输出为高阻，由总线上的上下拉电阻来决定总线状态，就需要并行转串行电路来实现输出使能准确控制。