[发明专利]一种验证平台和验证方法

说明书

本发明公开了一种验证平台和验证方法，所述验证平台基于FPGA实现，包括通过片上总线互联的第一接口转换模块、平台配置模块、第一待测IP模块、第一内存模块和比对模块，其中，第一接口转换模块，用于接收外部计算机的测试数据并对其进行协议转换，将测试用例和第一计算结果输出至第一内存模块，将测试指令输出至第一待测IP模块；接收比对结果，并发送至外部计算机；第一待测IP模块，用于根据测试指令，获取测试用例并进行计算，生成第二计算结果，产生中断信号；比对模块，用于获取第一计算结果和第二计算结果进行比对。本发明利用FPGA高速并行阵列运算的特点，构建一套高速的PC与FPGA硬件通信的平台，能够极大地提高ASIC前期IP验证的效率。

技术领域

本发明涉及电路设计验证技术领域，尤其涉及一种验证平台和验证方法。

背景技术

随着微电子技术的飞速发展，片上系统(System On Chip，SOC)技术已成为国际超大规模集成电路的发展趋势。在SOC系统设计中，为了能够快速、稳定的形成产品，知识产权(Intellectual Property，IP)核积累和复用技术逐渐成为各个芯片厂商的首选。IP核是指用于专用集成电路(Application Specific Integrated Circuit，ASIC)或者现场可编程门阵列(Field Programmable Gate Array，FPGA)的逻辑块或数据块。将一些在数字电路中常用但比较复杂的功能块，如有限长单位冲激响应(Finitary Impulse Response，FIR)滤波器，同步动态随机存储(Synchronous Dynamic Random Access Memory，SDRAM)控制器，外设部件互连标准(Peripheral Component Interconnect，PCI)接口等等设计成可修改参数的模块，让其他用户可以直接调用这些模块，这样就大大减轻了工程师的负担，避免重复劳动。在这样的背景下，IP复用技术成为了集成电路设计的一个重要分支，很多设计厂商在购买其它公司的IP核的同时，也越来越重视本公司的IP核设计和积累。

在IP累积过程中，设计和验证是最重要的两个部分，而随着IP电路设计功能和结构的日益复杂，验证的工作量和难度更是以几何级数的速度上升。验证就是通过各种仿真，数据比较等手段来证明设计的正确性的过程，由于要在验证过程中需要证明设计在定义的所有的工作条件范围内不能出现错误，所以验证的工作量相对于设计来说更加巨大。对于多媒体IP而言，验证速度已经成为制约多媒体IP开发进度的最大瓶颈。

目前，现有文献的研究方向大都针对集成电路(Integrated Circuit，IC)的自动化验证测试，采用FPGA进行实现验证；也有部分文献采用PCI接口与个人计算机(PersonalComputer，PC)进行高速交互，或者基于FPGA，在软件层面进行脚本验证加速。现有文献没有一个针对ASIC IP进行FPGA高速并行自动化验证测试的方案。

发明内容

为了解决上述技术问题，本发明提供了一种验证平台和验证方法，能够提高IP验证测试的效率。

为了达到本发明目的，本发明实施例的技术方案是这样实现的：

本发明实施例提供了一种验证平台，所述验证平台基于现场可编程门阵列FPGA实现，包括通过片上总线互联的第一接口转换模块、平台配置模块、第一待测IP模块、第一内存模块和比对模块，其中：

所述第一接口转换模块，用于接收外部计算机的第一测试数据并对其进行协议转换，所述第一测试数据包括配置数据、测试用例、第一计算结果和测试指令；将配置数据输出至第一待测IP模块和平台配置模块，将测试用例和第一计算结果输出至第一内存模块，将测试指令输出至第一待测IP模块；接收比对模块的比对结果，并输出至外部计算机；

所述平台配置模块，用于根据接收的配置数据，对自身所属FPGA进行配置；