[发明专利]一种宽带扫频源设计电路及设计方法

权利要求书

1.一种宽带扫频源设计电路，其特征在于：包括主控制器、逻辑运算单元、地址译码数据缓存单元、RAM存储单元、逻辑运算单元、送数单元、中断处理单元、集成锁相电路、分段滤波电路、功率放大电路以及稳幅电路；主控制器、逻辑运算单元、RAM存储单元、逻辑运算单元、送数单元、集成锁相电路、分段滤波电路、功率放大电路以及稳幅电路依次通过线路连接，地址译码数据缓存单元分别与主控制器、RAM存储单元通过线路连接，中断处理单元分别与RAM存储单元、逻辑运算单元通过线路连接；

主控制器，被配置为用于对整个扫频源进行逻辑时序控制；

逻辑运算单元，被配置为用于完成输出频点对应的分频比N.F逻辑运算；

地址译码数据缓存单元，被配置为用于完成RAM存储单元的地址存储；

RAM存储单元，被配置为用于存储扫频源输出频点对应的分频比N.F；

逻辑控制单元，被配置为用于完成RAM数据调用，以及RAM地址的累积计算；

送数单元，被配置为用于将逻辑控制单元传来的并行数据转换成串行数据进行发送；

中断处理单元，被配置为用于将主控制器的计数脉冲进行累加然后按照上位机命令产生中断信号控制逻辑控制单元；

集成锁相电路，被配置为用于进行扫频源的频率合成输出；

分段滤波电路，被配置为用于对输出的频率信号进行分段滤波；

功率放大电路，被配置为用于对输出频率进行功率放大；

稳幅电路，被配置为用于对输出频率的功率进行稳幅，保障输出功率的频率稳定度。

2.一种宽带扫频源设计方法，其特征在于：采用如权利要求1所述的一种宽带扫频源设计电路，包括如下步骤：

步骤1：在每次的扫描阶段，主控制器依次向逻辑运算单元发送起始频率、步进频率和步进个数参数，向地址译码数据缓存单元发送RAM存储单元的首地址数据；

步骤2：逻辑运算单元通过起始频率、步进频率和步进个数，按集成锁相电路自身的控制方式，在保证鉴相频率固定的前提下，对每个频点相应的N.F进行自计算，主控制器向地址译码数据缓存单元中输入RAM单元的首地址，在逻辑控制单元中通过累加器完成RAM地址的累加计算，累加完成的RAM地址与逻辑运算单元中得到的N.F数据一一对应进行RAM数据存储，这样在主控制器的逻辑控制下，完成整个扫频过程中RAM存储单元内部分频比N.F的数据装载；

步骤3：数据装载完成后，主控制器开始向中断处理单元和逻辑运算单元发送同步触发脉冲，在中断处理单元中通过对脉冲累加计数完成RAM存储单元中读地址的累加，通过逻辑运算单元中累加器和数据调用单元完成RAM存储单元中数据的调用及频率步进个数的累加，其中完成一次数据调用，需要配合送数单元中SPI数据转换将N.F控制字送入集成锁相电路中；

步骤4：送数单元将数据送入集成锁相电路后，依次经过后端的分段滤波电路、功率放大电路和稳幅电路，最终完成一次频点的切换；

步骤5：在同步触发脉冲的控制下，重复步骤3-步骤4，通过累加时钟完成步进个数累加，当达到步进个数后，在下一个同步触发脉冲下产生中断信号，将RAM存储单元的读地址自动回到RAM存储单元的首地址，开始重复扫描过程；

步骤6：主控制器通过重新对逻辑运算单元进行起始频率、步进频率和步进个数的设置，完成扫频状态的切换。

3.根据权利要求2所述的宽带扫频源设计方法，其特征在于：所述N.F主要由整数分频比N_INT和小数分频比N_FRAC两部分构成。