[发明专利]单相时钟分频器电路和锁相环电路

说明书

一种单相时钟分频器电路和锁相环电路，所述单相时钟分频器电路包括：第一触发器和第二触发器和分频控制单元；第一触发器和第二触发器互为前级输出单元；所述第二触发器的输出时钟信号作为所述单相时钟分频器电路的输出端；所述分频控制单元，包括第七NMOS管和第八NMOS管；所述第七NMOS管的栅端与所述第一触发器的反相输出时钟信号耦接；所述第七NMOS管的源端与所述第八NMOS管的漏端耦接；所述第七NMOS管的漏端与所述第二触发器耦接；所述第八NMOS管的栅端与所述控制信号耦接；所述第八NMOS管的源端与地线耦接。上述的方案，可以简化单相时钟分频器电路的结构，并降低功耗。

技术领域

本发明涉及电路技术领域，特别是涉及一种单相时钟分频器电路和锁相环电路。

背景技术

双模预分频器是锁相环的一个重要的功能模块，其频率范围决定了整个系统的工作速度，而且其性能会影响整个系统的性能。在锁相环频率合成器中，分频器是工作在最高频率的模块之一，其所消耗的能量比其它模块多，因此研究如何减少预分频器设计的复杂度，增加速度，减少功耗具有重要的意义。

其中，双模预分频器中的一种单相时钟分频器电路，由单相时钟电路(TSPC)构成的触发器构成，其包括四级反相器，并由上升沿触发，由于其具有功耗低的优点得到了广泛的应用。

但是，现有的单相时钟分频器电路，存在着结构复杂且功耗大的问题。

发明内容

本发明实施例要解决的技术问题是如何简化单相时钟分频器电路的结构，并降低功耗。

为了解决上述问题，本发明实施例提供一种单相时钟分频器电路，包括：第一触发器和第二触发器和分频控制单元；第一触发器和第二触发器互为前级输出单元；所述第一触发器的输入端与所述第二触发器的反相输出时钟信号耦接，所述第一触发器的反相输出时钟信号与所述分频控制单元耦接，所述第一触发器的输出时钟信号与所述第二触发器的输入端耦接；所述第二触发器的输入端与所述第一触发器的输出时钟信号耦接，所述第二触发器的反相输出时钟信号与所述第一触发器的输入端耦接，所述第二触发器的输出时钟信号作为所述单相时钟分频器电路的输出端；所述分频控制单元，包括第七NMOS管和第八NMOS管；所述第七NMOS管的栅端与所述第一触发器的反相输出时钟信号耦接；所述第七NMOS管的源端与所述第八NMOS管的漏端耦接；所述第七NMOS管的漏端与所述第二触发器耦接；所述第八NMOS管的栅端与所述控制信号耦接；所述第八NMOS管的源端与地线耦接。

可选地，所述第一触发器和所述第二触发器分别包括第一阶反相单元、第二阶反相单元、第三阶反相单元和第四阶反相单元；所述第一阶反相单元，适于将前级输出单元的反相输出时钟信号进行反相处理，得到对应的第一阶输出信号；所述第二阶反相单元，适于将所述第一阶输出信号进行反相处理，得到对应的第二阶输出信号；所述第三阶反相单元，适于将所述第二阶输出信号进行反相处理，得到对应的第三阶输出信号；所述第四阶反相单元，适于将所述第三阶输出信号转换为所述第四阶输出信号；所述第四阶输出信号与所述第三阶输出信号互为反相信号，且作为对应的触发器的输出信号。

可选地，所述第一阶反相单元包括第一PMOS管、第二PMOS管和第一NMOS管；所述第一PMOS管的栅端与预设的输入时钟信号耦接；所述第一PMOS管的源端与预设的电源耦接；所述第一PMOS管的漏端与所述第二PMOS管的源端耦接；所述第二PMOS管的栅端与所述第二触发器的反相输出时钟信号耦接；所述第二PMOS管的漏端与所述第一NMOS管的漏端耦接，并作为所述第一阶反相输出单元的输出端；所述第一NMOS管的栅端与所述第二触发器的反相输出时钟信号耦接；所述第一NMOS管的源端与地线耦接。