[发明专利]单相时钟分频器电路和锁相环电路

权利要求书

1.一种单相时钟分频器电路，其特征在于，包括：第一触发器和第二触发器和分频控制单元；第一触发器和第二触发器互为前级输出单元；

所述第一触发器的输入端与所述第二触发器的反相输出时钟信号耦接，所述第一触发器的反相输出时钟信号与所述分频控制单元耦接，所述第一触发器的输出时钟信号与所述第二触发器的输入端耦接；所述第二触发器的输入端与所述第一触发器的输出时钟信号耦接，所述第二触发器的反相输出时钟信号与所述第一触发器的输入端耦接，所述第二触发器的输出时钟信号作为所述单相时钟分频器电路的输出端；

所述分频控制单元，包括第七NMOS管和第八NMOS管；所述第七NMOS管的栅端与所述第一触发器的反相输出时钟信号耦接；所述第七NMOS管的源端与所述第八NMOS管的漏端耦接；所述第七NMOS管的漏端与所述第二触发器耦接；所述第八NMOS管的栅端与所述控制信号耦接；所述第八NMOS管的源端与地线耦接。

2.根据权利要求1所述的单相时钟分频器电路，其特征在于，所述第一触发器和所述第二触发器分别包括第一阶反相单元、第二阶反相单元、第三阶反相单元和第四阶反相单元；

所述第一阶反相单元，适于将前级输出单元的反相输出时钟信号进行反相处理，得到对应的第一阶输出信号；

所述第二阶反相单元，适于将所述第一阶输出信号进行反相处理，得到对应的第二阶输出信号；

所述第三阶反相单元，适于将所述第二阶输出信号进行反相处理，得到对应的第三阶输出信号；

所述第四阶反相单元，适于将所述第三阶输出信号转换为所述第四阶输出信号；所述第四阶输出信号与所述第三阶输出信号互为反相信号，且作为对应的触发器的输出信号。

3.根据权利要求2所述的单相时钟分频器电路，其特征在于，所述第一阶反相单元包括第一PMOS管、第二PMOS管和第一NMOS管；

所述第一PMOS管的栅端与预设的输入时钟信号耦接；所述第一PMOS管的源端与预设的电源耦接；所述第一PMOS管的漏端与所述第二PMOS管的源端耦接；

所述第二PMOS管的栅端与所述第二触发器的反相输出时钟信号耦接；所述第二PMOS管的漏端与所述第一NMOS管的漏端耦接，并作为所述第一阶反相输出单元的输出端；

所述第一NMOS管的栅端与所述第二触发器的反相输出时钟信号耦接；所述第一NMOS管的源端与地线耦接。

4.根据权利要求2所述的单相时钟分频器电路，其特征在于，所述第二阶反相单元包括第三PMOS管、第二NMOS管和第三NMOS管；

所述第三PMOS管的栅端与所述输入时钟信号耦接；所述第三PMOS管的源端与预设的电源耦接；所述第三PMOS管的漏端与所述第二NMOS管的漏端耦接，并作为所述第二阶反相单元的输出端；

所述第二NMOS管的栅端与所述第一阶反相单元的输出端耦接；所述第二NMOS管的源端与所述第三NMOS管的漏端耦接；

所述第三NMOS管的栅端与所述输入时钟信号耦接；所述第三NMOS管的源端与地线耦接。

5.根据权利要求2所述的单相时钟分频器电路，其特征在于，所述第三阶反相单元包括第四PMOS管、第四NMOS管和第五NMOS管；

所述第四PMOS管的栅端和所述第四NMOS管的栅端均与所述第二阶反相输出单元的输出端耦接；所述第四PMOS管的源端与预设的电源耦接；所述第四PMOS管的漏端与第四NMOS管的漏端耦接，并作为所述第三阶反相单元的输出端和对应触发器的反相时钟信号输出端；

所述第四NMOS管的源端与所述第五NMOS管的漏端耦接；所述第五NMOS管的栅端与所述输入时钟信号耦接；所述第五NMOS管的源端与地线耦接。

6.根据权利要求2所述的单相时钟分频器电路，其特征在于，所述第四阶反相单元包括第五PMOS管和第六NMOS管；

所述第五PMOS管的栅端与所述第六NMOS管的栅端分别与所述第三阶反相单元的输出端耦接；所述第五PMOS管的源端与电源耦接；所述第五PMOS管的漏端与所述第六NMOS管的漏端耦接，并作为所述第四阶反相单元的输出端和对应触发器的时钟信号输出端；所述第六NMOS管的源端与地线耦接。