[发明专利]元件芯片的制造方法

说明书

一种元件芯片的制造方法，不使生产性下降地抑制等离子体对凸块的劣化及损伤的同时对基板进行单片化。包括：准备工序，准备具备具有凸块的第一面及第二面且具备由分割区域划分的多个元件区域的基板；凸块埋入工序，在第一面粘合具有粘合层的保护带，至少将凸块的头顶部埋入到粘合层；薄化工序，在凸块埋入工序后，在第一面粘合了保护带的状态下磨削第二面；掩模形成工序，在薄化工序后，在第二面形成掩模；保持工序，使第一面与用框架支承的保持带对置，使保持带保持基板；载置工序，在掩模形成工序及保持工序后，将基板经由保持带载置在等离子体处理载置台；单片化工序，在载置工序后，对分割区域从第二面至第一面进行等离子体蚀刻。

技术领域

本公开涉及将具备凸块的基板单片化来制造元件芯片的方法。

背景技术

作为将具备用分割区域划分的多个元件区域的基板单片化的方法，已知有将分割区域从基板的一个面起直至达到另一个面为止进行等离子体蚀刻的方法(等离子体划片)。基板通常具备半导体层、层叠在半导体层的电路层、以及配置在电路层并包含电极焊盘(键合焊盘)以及焊球等金属材料的突起(凸块)。通过对基板的分割区域进行等离子体蚀刻，从而形成具有上述电路层以及凸块的元件芯片。

等离子体划片通过将基板载置在设置于等离子体处理装置的载置台而进行。通常，基板载置于载置台，使得半导体层与载置台对置，从基板的配置有凸块的面(电路层)侧照射等离子体，从而进行单片化(参照专利文献1)。这是为了防止凸块与载置台的接触所造成的损伤，并且使在单片化后进行的元件芯片的拾取变得容易。在专利文献1中，在电极焊盘露出在电路层的表面的状态下进行等离子体划片。

在先技术文献

专利文献

专利文献1：日本特开2002-93749号公报

发明内容

在将基板像上述那样从具备露出的凸块的电路层的表面起进行等离子体划片的情况下，凸块会暴露于等离子体。因此，构成凸块的金属材料会飞散。当飞散的金属材料附着在等离子体处理装置内时，存在等离子体的产生不稳定化或者作为等离子体划片的对象物的基板被金属污染的情况。此外，当飞散的金属材料再附着于基板时，其会成为微小的掩模(微掩模)，不能实施所希望的蚀刻。进而，存在由于飞散的金属材料再附着于基板或者由于凸块的一部分被蚀刻而引起得到的元件芯片的电气器件特性以及可靠性下降的情况。

为了抑制对凸块的等离子体照射，可考虑形成覆盖凸块并且在分割区域具备开口的抗蚀剂掩模的方法。在该情况下，需要使抗蚀剂掩模足够厚，使得在等离子体划片过程中凸块不会露出。抗蚀剂掩模的形成通常通过将抗蚀剂液旋转涂敷(旋涂)在基板来进行。在对具备平坦的表面的厚度为T的基板进行等离子体划片的情况下，在将该蚀刻条件下的掩模选择比设为R时，所需的抗蚀剂掩模的膜厚M为至少T/R以上。通常，考虑到工艺变动等，掩模膜厚M设定为T/R×1.1～T/R×2.0。用于旋涂的抗蚀剂液具有流动性，因此在基板的表面存在凸块的情况下，凸块的头顶部的抗蚀剂膜厚M会变薄。因此，需要使抗蚀剂膜厚比上述的大，使得在等离子体划片过程中凸块的头顶部不会露出。因而，抗蚀剂液的使用量大幅增加，抗蚀剂掩模形成所需的时间增加，并且生产成本增大。

抗蚀剂掩模在等离子体划片之后通过等离子体灰化而除去。当抗蚀剂掩模较厚时，等离子体灰化所需的时间变长，因此生产性下降。此外，在进行等离子体灰化时，凸块的头顶部会长时间暴露于等离子体，因此凸块的表面容易氧化。因而，容易产生基板的接触电阻增加等器件特性的不良。像这样，在为了抑制对凸块的等离子体照射而用抗蚀剂掩模覆盖凸块的情况下，在生产性、器件特性方面存在问题。