[发明专利]半导体器件及其制造方法

说明书

公开了半导体器件及其制造方法。在防止元件的性能由于应力的增加被恶化的同时降低FINFET的电阻，从而提高半导体器件的性能。当形成在第一鳍部的上侧上的存储单元和形成在第二鳍部的上侧上的n晶体管被安装在同一半导体衬底上时，具有存储单元的源极/漏极区域的第一鳍部的表面被硅化物层覆盖，并且n晶体管的源极/漏极区域的一部分由覆盖第二鳍部的表面的外延层形成。

相关申请的交叉引用

于2016年6月14日提交的日本专利申请No.2016-117617的包括说明书、附图和摘要的公开通过引用整体并入本文。

技术领域

本发明涉及半导体器件以及制造半导体器件的方法，更具体地涉及有效地应用于包括鳍式晶体管的半导体器件的技术。

背景技术

鳍式场效应晶体管已知为具有高操作速度并且允许漏电流、功耗和尺寸减小的场效应晶体管。鳍式场效应晶体管(FINFET)例如是这样的半导体元件，其具有包括在衬底上突出的板状(壁状)半导体层的图案的沟道层并且具有被形成为跨越该图案的栅电极。

电可擦除和可编程只读存储器(EEPROM)被广泛用作电可写和可擦除的非易失性半导体存储器件。由目前广泛使用的闪速存储器代表的这种存储器件每个在MISFET的栅电极下方具有由氧化膜或俘获绝缘膜包围的导电浮置栅极，并且浮置栅极或俘获绝缘膜中的电荷累积状态被用作存储信息，并且被读取作为晶体管的阈值。俘获绝缘膜是指电荷可累积绝缘膜，并且包括例如氮化硅膜。向这种电荷累积区域中注入电荷以及从这种电荷累积区域发射电荷允许MISFET的阈值被移位，使得MISFET作为存储元件工作。这种闪速存储器包括使用金属-氧化物-氮化物-氧化物-半导体(MONOS)膜的分栅单元。

美国专利申请No.2011/0001169的公布描述了在FINFET中在鳍部的表面上形成硅化物层。

日本未审查专利申请公布No.2011-210790描述了通过两个加热步骤形成覆盖具有包括半导体衬底主表面的沟道区域的晶体管的源极/漏极区域的表面的硅化物层，由此防止了硅化物层的异常生长。

日本未审查专利申请公布No.2006-041354描述了包括FINFET的分栅MONOS存储器，其中设置了覆盖鳍部的表面的硅化物层。

发明内容

在FET中，源极/漏极区域的表面被硅化物层覆盖，使得能够降低元件的电阻。在用于形成硅化物层的自对准硅化物工艺中，尽管要形成为硅化物的硅层的表面必须被金属膜覆盖，但是鳍部的侧壁较差地被金属膜覆盖。因此，当在衬底上形成具有足以覆盖侧壁的厚度的金属膜时，金属膜不可避免地具有较大的厚度，这由于金属膜的形成引起的应力而降低了FINFET的性能和可靠性。在由FINFET构成的存储单元中，这样的问题导致存储元件的可靠性降低。

从本说明书和附图的描述中可以清楚其他的目的和新颖特征。

本申请中公开的一个典型实施例简要概述如下。

在一个实施例的半导体器件中，形成在第一鳍部的上侧上的存储单元的源极/漏极区域的表面被硅化物层覆盖，以及形成在第二鳍部的上侧上的晶体管的源极/漏极区域的表面被半导体层覆盖。

在一个实施例的制造半导体器件的方法中，用硅化物层覆盖形成在第一鳍部的上侧上的存储单元的源极/漏极区域的表面，以及用外延层覆盖形成在第二鳍部的上侧上的晶体管的源极/漏极区域的表面。

根据本申请中公开的一个实施例，可以提高半导体器件的性能。

附图说明

图1是示出本发明的第一实施例的半导体芯片的布局配置的示意图。

图2是示出本发明的第一实施例的半导体器件的俯视图。

图3是示出本发明的第一实施例的半导体器件的透视图。