[发明专利]使用深亚微米应力效应和邻近效应来产生高性能标准单元

说明书

根据一个一般方面，一种方法可以包括接收电路模型，该电路模型包括通过相应的单元所表示的逻辑电路。该方法可以包括提供对电路模型的定时调整。该提供可以包括：通过采用亚微米应力效应来确定作为用于调整的候选的一个或多个相应的单元，并且，对于每个候选，利用受应力单元来替换候选单元，其中，候选单元和受应力单元执行相同的逻辑功能。每个受应力单元可以包括：栅极电极；被安置为切割栅极电极的第一栅极切割形状，其中，第一栅极切割形状被安置在行边界上；安置在行边界上的第二栅极切割形状；被安置在第一栅极切割形状与第二栅极切割形状之间的栅极切割中断；有源区；以及被安置为切割有源区的有源切割形状。

对相关申请的交叉引用

本申请要求于2016年5月18日提交的序列号为62/338,495、题名为“USING DEEPSUB-MICRON STRESS EFFECTS AND PROXIMITY EFFECTS TO CREATE A HIGH PERFORMANCESTANDARD CELL”的临时专利申请的优先权。该在先提交的申请的主题通过引用并入于此。

技术领域

本说明书涉及电子电路的设计，并且更具体地，涉及电子电路的制造。

背景技术

在半导体设计中，标准单元方法学是采用通常统一的(uniform)设计块或元件来设计集成电路(IC)的方法。标准单元方法学是设计抽象的示例，凭此将低层(low level)级超大规模集成(VLSI)布局封装到抽象逻辑表示(诸如NAND门)中。基于单元的方法学已经使得以下成为可能：一个设计者关注于数字设计的高层(逻辑功能)方面，而另一个设计者关注于(物理的)实施的方面。伴随着半导体制造的进步，标准单元方法学已经帮助设计者将IC从(具有数千个门的)相对地简单的单功能IC攀升至复杂的数百万门的片上系统(SoC)器件。

标准单元是晶体管和互联结构的组，该组提供布尔逻辑功能(例如，AND、OR、XOR、XNOR、反相器)或者存储装置或寄存器功能(例如，触发器或锁存器)。尽管通常使用具有更大复杂度的单元，但是但最简单的单元是基本的NAND、NOR和XOR布尔功能的直接的表示。通常单元被设计为充当具有预先定义的宽度和/或高度的按字面意义(literal)的构建块，使得可以将多个单元布置在规则的可预测的矩形结构中。

标准单元库是诸如NAND、NOR、触发器、锁存器、反相器和缓冲器之类的具有各种复杂度的电子逻辑功能的聚集。这些单元被实现为固定高度、可变宽度的单元。关于这些库的一个关键方面是它们具有固定高度，这使得它们能够按行被放置，以易于自动化数字布局的处理。单元典型地是使延迟和面积最小化的优化的全定制布局。

用于场效应晶体管(FET)的标准单元设计有时包括鳍式FET(Fin-FET)技术。鳍式FET包括利用薄硅鳍片形成的非平面晶体管。从源极到漏极的距离确定器件的有效沟道长度。

此类Fin-FET技术典型地被许多深亚微米应力和邻近效应加重负担(burden)。此类效应产生诸如低效的布局和/或低劣的性能之类的问题。例如，在图案或连续的图案中具有中断可能使得邻近这些图案的器件具有不期望的电特性，其引起与建模的仿真不相关的实际的硅结果(silicon result)。布局面积被频繁地浪费，这是因为采用距图案的开放空间距离来实现对此类不期望的电效应的缓解。

发明内容

根据一个一般方面，一种方法可以包括接收电路模型，该电路模型包括通过相应的单元所表示的逻辑电路。该方法可以包括提供对电路模型的定时调整。该提供可以包括：通过采用亚微米应力效应来确定作为用于调整的候选的一个或多个相应的单元，以及对于每个候选，采用受应力单元来替换候选单元，其中，候选单元和受应力单元执行相同的逻辑功能。每个受应力单元可以包括：栅极电极；被安置为切割栅极电极的第一栅极切割形状，其中，第一栅极切割形状被安置在行边界上；被安置在行边界上的第二栅极切割形状；被安置在第一栅极切割形状与第二栅极切割形状之间的栅极切割中断；有源区；以及被安置为切割有源区的有源切割形状，其中，有源切割形状也被完全地包括在相应的受应力单元内。