[发明专利]使用深亚微米应力效应和邻近效应来产生高性能标准单元有效
申请号: | 201710352091.9 | 申请日: | 2017-05-18 |
公开(公告)号: | CN107403025B | 公开(公告)日: | 2023-03-28 |
发明(设计)人: | M.贝尔津斯;A.P.胡佛 | 申请(专利权)人: | 三星电子株式会社 |
主分类号: | G06F30/3312 | 分类号: | G06F30/3312;G06F30/396;G06F30/398;G06F119/12 |
代理公司: | 北京市柳沈律师事务所 11105 | 代理人: | 邵亚丽 |
地址: | 韩国*** | 国省代码: | 暂无信息 |
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摘要: | |||
搜索关键词: | 使用 微米 应力 效应 邻近 产生 性能 标准 单元 | ||
1.一种方法,包括:
接收电路模型,该电路模型包括通过相应的单元所表示的逻辑电路;和
通过以下来提供对电路模型的定时调整:
通过采用亚微米应力效应来确定作为用于调整的候选的一个或多个相应的单元,以及
对于每个候选,采用受应力单元来替换候选单元,其中,候选单元和受应力单元执行相同的逻辑功能;并且
其中,每个受应力单元包括:
栅极电极,
被安置为切割栅极电极的第一栅极切割形状,其中,第一栅极切割形状被安置在行边界上,
被安置在行边界上的第二栅极切割形状,
被安置在第一栅极切割形状与第二栅极切割形状之间的栅极切割中断,有源区,以及
被安置为切割有源区的有源切割形状,其中,有源切割形状也被完全地包括在相应的受应力单元内。
2.根据权利要求1所述的方法,其中,由受应力单元导致的电路引起的延迟等于或小于由候选单元导致的电路引起的延迟的二分之一。
3.根据权利要求1所述的方法,其中,受应力单元包括PMOS部和NMOS部,并且其中,栅极切割中断被安置为与NMOS部相比更靠近PMOS部。
4.根据权利要求1所述的方法,其中,受应力单元包括NMOS部,并且其中,NMOS部包括有源切割形状。
5.根据权利要求1所述的方法,其中,第一栅极切割形状和第二栅极切割形状被安置为与金属层平行。
6.根据权利要求1所述的方法,其中,候选单元包括至少一个输入和至少一个输出,并且其中,候选单元的输入、候选单元的输出以及受应力单元都操作在相同的电压域中。
7.根据权利要求1所述的方法,其中,候选单元包括一个单元行的高度,并且其中,受应力单元包括至少两个单元行的高度。
8.根据权利要求1所述的方法,其中,采用受应力单元来替换候选单元包括:
识别其逻辑功能能够通过单个受应力单元执行的两个候选单元,其中,两个候选单元中的每个包括一个单元行的高度,并且其中,受应力单元包括两个单元行的高度;
确定两个候选单元是否可紧邻彼此放置;以及
如果是,则采用单个受应力单元来替换两个候选单元。
9.根据权利要求1所述的方法,其中,受应力单元包括至少两个边缘行边界和至少一个中间行边界,并且
其中,第一栅极切割形状和第二栅极切割形状沿着中间行边界安置。
10.根据权利要求1所述的方法,其中,受应力单元当进行操作时提供候选单元的至少一又二分之一倍的驱动强度。
11.一种计算机可读介质,其上存储有用于调整数字电路的定时的计算机程序产品,该计算机程序产品包括可执行代码,该可执行代码当被执行时配置为使得数据处理装置:
检测关于第一单元的定时问题,其中,第一单元当激活时执行组合逻辑功能;
在电路模型内,采用第二单元来替换第一单元,该第二单元当激活时与第一单元相比更加迅速地执行与第一单元相同的组合逻辑功能;以及
其中,第二单元包括:
栅极电极,
被安置为切割栅极电极的第一栅极切割形状,其中,第一栅极切割形状被安置在行边界上,
被安置在行边界上的第二栅极切割形状,
被安置在第一栅极切割形状与第二栅极切割形状之间的栅极切割中断,
有源区,以及
被安置为切割有源区的有源切割形状,其中,有源切割形状也被完全地包括在第二单元内。
12.根据权利要求11所述的计算机可读介质,该可执行代码当被执行时配置为使数据处理装置:
在电路模型内,采用包括PMOS部和NMOS部的第二单元来替换第一单元,并且其中,栅极切割中断被安置为与NMOS部相比更靠近PMOS部。
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