[发明专利]半导体装置及其制造方法

说明书

本申请公开了一种半导体装置及其制造方法，涉及半导体技术领域。所述装置包括：衬底；在所述衬底上用于第一器件的第一鳍片；在所述第一鳍片的一部分上的第一栅极结构，包括：在所述第一鳍片的一部分上的第一栅极电介质层；和在所述第一栅极电介质层上的第一栅极；以及在所述第一栅极结构两侧至少部分地位于所述第一鳍片中的第一源区和第一漏区；其中，所述第一栅极电介质层与所述第一漏区邻接的部分为第一部分，所述第一栅极电介质层与所述第一源区邻接的部分为第二部分，所述第一栅极电介质层位于所述第一部分和所述第二部分之间的部分为第三部分，所述第一部分的厚度大于所述第三部分的厚度。本申请可以减小器件的GIDL。

技术领域

本申请涉及半导体技术领域，尤其涉及一种半导体装置及其制造方法。

背景技术

随着金属氧化物半导体场效应晶体管(Metal Oxide Semiconductor FieldEffect Transistor，MOSFET)关键尺寸的缩小，短沟道效应(Short Channel Effect，SCE)越来越严重。鳍式场效应晶体管(Fin Field Effect Transistor，FinFET)具有良好的栅控能力，能够有效地抑制SCE。

然而，本申请的发明人发现，对于某些FinFET器件来说，例如输入/输出(I/O)器件，栅诱导漏极泄漏电流(gated-induce drain leakage，GIDL)比较大，从而影响器件的可靠性。

发明内容

本申请的一个目的在于减小器件的GIDL。

根据本申请的一方面，提供了一种半导体装置，包括：衬底；在所述衬底上用于第一器件的第一鳍片；在所述第一鳍片的一部分上的第一栅极结构，包括：在所述第一鳍片的一部分上的第一栅极电介质层；和在所述第一栅极电介质层上的第一栅极；以及在所述第一栅极结构两侧至少部分地位于所述第一鳍片中的第一源区和第一漏区；其中，所述第一栅极电介质层与所述第一漏区邻接的部分为第一部分，所述第一栅极电介质层与所述第一源区邻接的部分为第二部分，所述第一栅极电介质层位于所述第一部分和所述第二部分之间的部分为第三部分，所述第一部分的厚度大于所述第三部分的厚度。

在一个实施例中，所述第二部分的厚度大于所述第三部分的厚度。

在一个实施例中，所述第一栅极电介质层包括：在所述第一鳍片的一部分上的第一电介质层；在所述第一电介质层上的第一高k电介质层；和在所述第一电介质层的边缘下的第一氧化物层，所述第一氧化物层嵌入在所述第一鳍片中。

在一个实施例中，所述第一栅极电介质层还包括：第一氧化区，位于所述第一电介质层的边缘之间的部分下，并且与所述第一氧化物层邻接；其中，所述第一氧化物层的厚度大于所述第一氧化区的厚度。

在一个实施例中，所述第一栅极电介质层还包括：第二氧化区，位于所述第一电介质层的边缘与所述第一高k电介质层之间。

在一个实施例中，所述第一栅极电介质层还包括：第三氧化区，位于所述第一电介质层的边缘之间的部分与所述第一高k电介质层之间，并且与所述第二氧化区邻接；其中，所述第二氧化物区的厚度大于所述第三氧化区的厚度。

在一个实施例中，所述装置还包括：在所述衬底上用于第二器件的第二鳍片；在所述第二鳍片的一部分上的第二栅极结构，包括：在所述第二鳍片的一部分上的第二栅极电介质层；和在所述第二栅极电介质层上的第二栅极；以及在所述第二栅极结构两侧至少部分地位于所述第二鳍片中的第二源区和第二漏区。

在一个实施例中，所述第二栅极电介质层包括第二高k电介质层。

在一个实施例中，所述第一栅极电介质层还包括在所述第一电介质层与所述第一高k电介质层之间的第一界面层。

在一个实施例中，所述第二栅极电介质层还包括在所述第二鳍片的所述一部分与所述第二高k电介质层之间的第二界面层。