[发明专利]一种SoC系统中的高速输入器和脉冲计数器电路

说明书

技术领域

本发明涉及微电子技术领域及大规模集成电路中的片上系统SoC领域，尤其主要涉及应用于SoC系统中的基于中断机制实现的记录高速输入事件时间信息和连续的对配置的周期时间内的脉冲进行计数功能的IP模块电路。

背景技术

在单片机中往往具有高速输入器记录高速输入事件时间信息功能，且在一些硬件电路系统中，往往要求对设定时间内某一路脉冲信号进行脉冲个数计数。现有的技术往往在PCB硬件电路借助单片机功能实现，而随着集成电路集成规模增大和电路设计功能复杂度提高，可以通过SoC片上系统实现对高速输入的事件进行时间记录和实现设定周期时间内的输入脉冲计数功能；且通过在SoC系统实现具有电路面积减小、节约成本、方便易使用等特性。

例如在专利《一种无线脉冲同步采样方法》，授权公共号：CN 104730483A一文中，提出了一种检验脉冲丢失的方法；本文发明方案实现方法与该专利不同，主要实现对SoC系统的某外部管脚连续的进行脉冲个数计数，并且本设计是应用于SoC系统领域的电路。

在论文《脉冲信号在导引头测试中的检测方法研究》，作者(曾庆中、何玉珠)，提出设计了一种脉冲计数电路，电路中内部包含反相比例运算电路、光耦隔离电路、整形缓冲电路3部分组成。该论文的方法不适合应用于SoC系统中实现，不同于本设计提出的脉冲计数电路。

在论文《惯导组件多路脉冲计数系统设计》(作者：郑屹，张志文)中提出采用USB设备和FPGA对24路脉冲信号进行连续计数，使用资源多且电路复杂、而且电路成本高，其不能应用在SoC系统中，其实现方法和本设计提出的方案不同。

通过查阅和对比发现在现有的文献中还没有提出在SoC系统中设计实现高速输入功能和脉冲计数功能的电路方案。本文提出一种能够应用于SoC系统中，通过SoC系统中的处理器核的中断响应机制实现对SoC某一个或几个管脚的高速输入事件的时间信息记录，以及实现配置时间周期内的脉冲计数功能；通过SoC系统中的处理器核的中断功能实现对外部高速输入管脚的时间信息的读取和处理，并实现配置时间内对输入脉冲个数计数和读取。其具有占用面积小，使用资源少，节约成本等特性。

发明内容

本发明设计一种适用于SoC系统中用于记录某一外部事件发生的时间，实现记录高速输入事件；并且可以实现连续的对设定的周期时间内的输入管脚的脉冲进行计数功能。

为解决上述技术问题，本发明提供一种SoC系统中的高速输入器和脉冲计数器电路。

一种SoC系统中的高速输入器和脉冲计数器电路，其特征是，

包括高速输入管脚、触发器缓冲、事件输入跳变检测器、时钟分频器、定时器、用于存储高速输入事件时间信息的先进先出队列FIFO1、用于存储记录设定周期时间内的脉冲计数个数的先进先出队列FIFO2、脉冲计数器和内部中断处理模块；

高速输入管脚为连接到SoC顶层用于外部事件信号的输入；

触发器缓冲对通过高速输入管脚输入的信号进行缓冲和过滤；

事件输入跳变检测器，对外部跳变沿的事件检测；

时钟分频器对时钟进行分频；

定时器以时钟分频器输出的时钟周期为运行时钟周期，为高速输入器和脉冲计数器内部提供时间信息基准；

用于存储高速输入事件时间信息的先进先出队列FIFO1用于存取高速输入事件发生的时间；先进先出队列FIFO1的写使能由事件输入跳变检测器检测到事件控制产生，并控制写入当前定时器时刻值到先进先出队列FIFO1；

脉冲计数器，对配置的周期时间段内的高速输入管脚的脉冲个数进行记录；

用于存储记录设定周期时间内的脉冲计数个数的先进先出队列FIFO2，用来存取配置周期时间段内的输入管脚的脉冲个数；当脉冲计数器发出计数结束标志时，同时控制写入记录的脉冲个数到先进先出队列FIFO2中；

内部中断处理模块用于中断请求和中断清除。

还包括需要配置的寄存器，包括：计时控制寄存器、捕捉模式配置寄存器、定时器时间值寄存器、事件记录时间信息寄存器、FIFO1空满状态寄存器、FIFO1复位清空寄存器、定时器溢出中断标志寄存器、事件检测中断标志寄存器、定时器溢出中断清除寄存器、配置的时间周期内脉冲计数结束的中断标志寄存器、FIFO2空满状态寄存器、需要计数脉冲个数的时间周期配置寄存器、脉冲计数起始使能及结束中断使能寄存器、反映周期时间内的脉冲计数个数寄存器和FIFO2复位寄存器。