[发明专利]一种SoC系统中的高速输入器和脉冲计数器电路

权利要求书

1.一种SoC系统中的高速输入器和脉冲计数器电路，其特征是，

包括高速输入管脚、触发器缓冲、事件输入跳变检测器、时钟分频器、定时器、用于存储高速输入事件时间信息的先进先出队列FIFO1、用于存储记录设定周期时间内的脉冲计数个数的先进先出队列FIFO2、脉冲计数器和内部中断处理模块；

高速输入管脚为连接到SoC顶层用于外部事件信号的输入；

触发器缓冲对通过高速输入管脚输入的信号进行缓冲和过滤；

事件输入跳变检测器，对外部跳变沿的事件检测；

时钟分频器对时钟进行分频；

定时器以时钟分频器输出的时钟周期为运行时钟周期，为高速输入器和脉冲计数器内部提供时间信息基准；

用于存储高速输入事件时间信息的先进先出队列FIFO1用于存取高速输入事件发生的时间；先进先出队列FIFO1的写使能由事件输入跳变检测器检测到事件控制产生，并控制写入当前定时器时刻值到先进先出队列FIFO1；

脉冲计数器，对配置的周期时间段内的高速输入管脚的脉冲个数进行记录；

用于存储记录设定周期时间内的脉冲计数个数的先进先出队列FIFO2，用来存取配置周期时间段内的输入管脚的脉冲个数；当脉冲计数器发出计数结束标志时，同时控制写入记录的脉冲个数到先进先出队列FIFO2中；

内部中断处理模块用于中断请求和中断清除。

2.根据权利要求1所述的一种SoC系统中的高速输入器和脉冲计数器电路，其特征是，

还包括需要配置的寄存器，包括：计时控制寄存器、捕捉模式配置寄存器、定时器时间值寄存器、事件记录时间信息寄存器、FIFO1空满状态寄存器、FIFO1复位清空寄存器、定时器溢出中断标志寄存器、事件检测中断标志寄存器、定时器溢出中断清除寄存器、配置的时间周期内脉冲计数结束的中断标志寄存器、FIFO2空满状态寄存器、需要计数脉冲个数的时间周期配置寄存器、脉冲计数起始使能及结束中断使能寄存器、反映周期时间内的脉冲计数个数寄存器和FIFO2复位寄存器。

3.根据权利要求2所述的一种SoC系统中的高速输入器和脉冲计数器电路，其特征是，

事件输入跳变检测器通过捕捉模式配置寄存器中的CAPP和CAPN位配置对外部高速输入管脚的电平变化类型进行采样记录。

4.根据权利要求3所述的一种SoC系统中的高速输入器和脉冲计数器电路，其特征是，

当有外部事件发生时，事件检测中断标志寄存器中的事件检测中断标志位被置为逻辑1并产生一个中断请求；当SoC系统中的处理器核转向中断服务程序时，通过中断服务程序清除此中断标志；

当SoC中的微处理器接收到中断信号读取事件记录时间信息寄存器的值，可读取相应输入事件发生时刻的时间值，读取一次先进先出队列FIFO1中存储的时间信息数据就送出一个。

5.根据权利要求2所述的一种SoC系统中的高速输入器和脉冲计数器电路，其特征是，时钟分频器根据计时控制寄存器内控制内部工作时钟分频系数的位的值进行分频。

6.根据权利要求2所述的一种SoC系统中的高速输入器和脉冲计数器电路，其特征是，当计时控制寄存器的控制计数器/定时器运行的位使能后，定时器开启运行，并且高速输入器和脉冲计数器的内部时间信息基准都由定时器提供。

7.根据权利要求2所述的一种SoC系统中的高速输入器和脉冲计数器电路，其特征是，当配置脉冲计数起始使能及结束的中断使能寄存器中的起始信号为1后，载入需要计数脉冲个数的时间周期配置寄存器的值，并同时载入此时定时器的初始值，当定时器计时到定时器的初始值+需要计数脉冲个数的时间周期的值时，发出结束标志；如果在使能脉冲计数结束中断情况下，脉冲计数满一次配置周期时间的结束中断信号拉高，送至SoC系统中的处理器。

8.根据权利要求2所述的一种SoC系统中的高速输入器和脉冲计数器电路，其特征是，内部中断处理模块是定时器计数值溢出中断信号、事件检测中断信号、配置的时间周期内脉冲计数结束后的中断信号三路中断相或逻辑后发出中断请求到SoC系统的中断控制器模块；内部中断处理模块接收SoC系统中的处理器核对高速输入器和脉冲计数器的中断请求响应后的中断清除信号，并清除相应的中断请求。

9.根据以上任一权利要求所述的一种SoC系统中的高速输入器和脉冲计数器电路，其特征是，高速输入器和脉冲计数器作为一个通用的IP模块集成在SoC系统中使用，为高速输入器和脉冲计数器的内部寄存器分配片上SoC系统的寄存器地址空间；通过SoC系统的片上总线和总线接口，配置和读写高速输入器和脉冲计数器的内部寄存器。