[发明专利]半导体结构及其形成方法

说明书

一种半导体结构及其形成方法，形成方法包括：提供基底，基底包括高电阻器件区，高电阻器件区由器件区和边缘区组成；在器件区和边缘区的基底上形成分立的虚拟伪栅；在虚拟伪栅露出的基底上形成层间介质膜，层间介质膜覆盖虚拟伪栅顶部；对层间介质膜进行平坦化处理，使剩余层间介质膜露出虚拟伪栅顶部，且剩余层间介质膜作为层间介质层。相比未形成虚拟伪栅的方案，本发明在后续形成层间介质层的平坦化处理过程中，可以提高层间介质层的顶部平坦度，改善层间介质层的顶部凹陷(Dishing)问题，从而有利于改善半导体结构的性能。

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。

背景技术

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET器件的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，具有比平面MOSFET器件强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应；且FinFET相对于其他器件，具有更好的现有的集成电路制作技术的兼容性。

在FinFET中，会大量使用电阻器件(Resistor Device)。目前，随着金属栅(MetalGate)的引入，为了降低工艺难度和工艺成本，一般通过在隔离结构上方的层间介质层上形成金属层作为金属电阻器件。

但是，形成所述金属电阻器件的工艺容易导致半导体结构的性能下降。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，优化半导体结构的性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底包括高电阻器件区，所述高电阻器件区由器件区和边缘区组成；在所述器件区和边缘区的基底上形成分立的虚拟伪栅；在所述虚拟伪栅露出的基底上形成层间介质膜，所述层间介质膜覆盖所述虚拟伪栅顶部；对所述层间介质膜进行平坦化处理，使剩余层间介质膜露出所述虚拟伪栅顶部，且所述剩余层间介质膜作为层间介质层。

可选的，形成所述层间介质层之后，还包括步骤：去除所述边缘区的虚拟伪栅，在所述层间介质层内形成开口；形成填充满所述开口的虚拟金属栅；在位于所述器件区的层间介质层上形成金属层。

可选的，所述金属层的延伸方向垂直于所述虚拟伪栅的延伸方向。

可选的，所述金属层中掺杂有N离子或者C离子。

可选的，所述金属层的材料为TiN、TaN、TiCN或者TiC中的一种或者多种。

可选的，所述金属层的厚度为至

可选的，形成所述金属层之后，还包括步骤：形成与所述金属层电连接的导电插塞。

可选的，所述器件区与所述边缘区之间的间距为5nm至2000nm。

可选的，所述基底包括衬底以及位于衬底上的多个分立的鳍部，所述衬底包括高电阻器件区。

相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括高电阻器件区，所述高电阻器件区由器件区和边缘区组成；虚拟伪栅，位于所述器件区和边缘区的基底上；层间介质层，位于所述虚拟伪栅露出的基底上，所述层间介质层露出所述虚拟伪栅顶部齐平。