[发明专利]半导体结构及其形成方法

说明书

本发明提供一种半导体结构及其形成方法，所述形成方法包括：提供基底，所述基底上形成有栅极结构，所述栅极结构包括栅极以及位于栅极侧壁上的侧墙，所述栅极结构两侧的基底中形成有源漏掺杂区；在所述侧墙的侧壁上形成牺牲层；对所述源漏掺杂区进行预非晶化离子注入处理。本发明形成的半导体结构的电学性能得到提高。

技术领域

本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其形成方法。

背景技术

随着半导体技术的飞速发展，半导体器件的特征尺寸不断缩小，使得集成电路的集成度越来越高，这对器件的性能也提出了更高的要求。

目前，随着金属-氧化物半导体场效应晶体管(MOSFET)的尺寸不断变小。为了适应工艺节点的减小，只能不断缩短MOSFET场效应管的沟道长度。沟道长度的缩短具有增加芯片的管芯密度、增加MOSFET场效应管的开关速度等好处。

然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，这样一来栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阀值漏电现象，即短沟道效应(SCE：short-channel effects)成为一个至关重要的技术问题。

因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET具有很好的沟道控制能力。

现有技术形成的半导体结构的电学性能有待提高。

发明内容

本发明解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的电学性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底上形成有栅极结构，所述栅极结构包括栅极以及位于栅极侧壁上的侧墙，所述栅极结构两侧的基底中形成有源漏掺杂区；在所述侧墙的侧壁上形成牺牲层；对所述源漏掺杂区进行预非晶化离子注入处理。

可选的，所述牺牲层的材料为：SiO₂、SiC或者SiON中的一种或者多种。

可选的，所述牺牲层的厚度在30埃至150埃范围内。

可选的，形成所述牺牲层的步骤包括：在所述基底以及栅极结构的侧壁和顶部上形成牺牲膜；在所述牺牲膜上形成硬掩膜；以所述硬掩膜为掩膜刻蚀所述牺牲膜，去除位于所述基底以及栅极结构顶部上的牺牲膜，形成所述牺牲层。

可选的，形成所述牺牲膜的工艺为化学气相沉积工艺。

可选的，去除位于所述基底以及栅极结构顶部上的牺牲膜的工艺为干法刻蚀工艺。

可选的，对所述源漏掺杂区进行预非晶化离子注入处理的掺杂离子为：C、Ge或者Si中的一种或者多种。

可选的，所述预非晶化离子注入处理的工艺参数包括：掺杂离子的注入能量为5kev至20kev，掺杂离子的注入剂量为4.0e13atom/cm²至2.3e15atom/cm²。

可选的，所述栅极为金属栅极或者多晶硅栅极。

可选的，形成所述源漏掺杂区之后，形成所述牺牲层之前，还包括：在所述基底以及栅极结构的侧壁和顶部上形成刻蚀停止层。

可选的，所述刻蚀停止层的材料与所述牺牲层的材料不同。

可选的，对所述源漏掺杂区进行预非晶化离子注入处理之后，还包括：在所述源漏掺杂区顶部上形成与所述源漏掺杂区电连接的导电插塞。

可选的，所述基底包括：衬底以及位于衬底上的多个分立的鳍部；所述栅极横跨所述鳍部；所述源漏掺杂区位于所述栅极两侧的鳍部中。