[发明专利]用于性能增强的伪MOL去除

说明书

本公开实施例涉及一种形成集成芯片的方法和相关形成方法，该集成芯片具有以不规则间距设置的中段制程(MOL)结构。在一些实施例中，集成芯片具有带有多个源极/漏极区的阱区。多个栅极结构以规则的间距设置在阱区上方。多个中段制程(MOL)结构横向交错在多个栅极结构的一些之间且以不规则间距设置在阱区上方，该不规则间距具有大于规则间距的第一间距。由于MOL结构具有带有大于规则间距的第一间距的不规则间距，多个栅极结构的一个或多个通过减少寄生电容的空间与最近的栅极或MOL结构间隔开。本发明实施例涉及用于性能增强的伪MOL去除。

技术领域

本发明实施例涉及用于性能增强的伪MOL去除。

背景技术

在过去四十年里，对更好的性能(例如，提高的处理速度、增加的存储容量等)、缩小的形式因数、延长的电池寿命和低成本的持续需求推动了半导体制造产业。响应于此需求，该行业不断地减小半导体器件组件的尺寸，以使当今的集成芯片可包括布置在单个半导体管芯上的数百万或数十亿的半导体器件。

发明内容

根据本发明的一些实施例，提供了一种集成芯片，包括：阱区，包括多个源极/漏极区；多个栅极结构，以基本规则间距设置在所述阱区上方；以及多个中段制程(MOL)结构，横向交错在所述多个栅极结构的一些之间且以不规则间距设置在所述阱区上方，所述不规则间距包括大于所述基本规则间距的第一间距。

根据本发明的另一些实施例，还提供了一种集成芯片，包括：阱区，包括多个源极/漏极区；多个栅极结构，设置在所述阱区上方且通过第一间距彼此横向分离；以及多个中段制程(MOL)结构，以横向交错在所述多个栅极结构的两个栅极结构之间的位置设置在所述阱区上方，其中，所述多个中段制程结构的至少两个相邻的中段制程结构通过大于所述第一间距的第二间距横向分离。

根据本发明的另一些实施例，还提供了一种形成集成芯片的方法，包括：在半导体衬底上方形成多个栅极结构；形成包括多个源极/漏极区的阱区，其中，所述阱区位于所述多个栅极结构下面；形成具有多个中段制程结构的原始中段制程(MOL)层，所述中段制程结构横向交错在所述多个栅极结构之间并位于所述阱区上面；以及去除位于所述阱区上面的所述原始中段制程层的一部分以形成改进的中段制程层。

附图说明

结合附图阅读以下详细说明，可更好地理解本公开的各方面。应注意到，根据本行业中的标准惯例，各种部件未按比例绘制。实际上，为了简化说明，可以任意增加或减少各种部件的尺寸。

图1示出了具有以不规则间距设置以减少寄生电容的中段制程(MOL)层的衬底的一些实施例的三维视图。

图2示出了具有以不规则间距设置以减少寄生电容的MOL层的衬底的一些实施例的截面图。

图3A-3B示出了具有以不规则间距设置的MOL层的NAND栅极的一些实施例。

图4A-4B示出了具有以不规则间距设置的MOL层的NOR栅极的一些实施例。

图5示出了在FinFET器件内的栅极结构之间具有以不规则间距设置的MOL层的衬底的一些实施例的三维视图。

图6A-6B示出了在FinFET器件内的栅极结构之间具有以不规则间距设置的MOL层的NAND栅极的一些实施例。

图7-11示出了对应于形成集成芯片的方法的一些实施例的俯视图和截面图，该集成芯片具有以不规则间距设置的MOL层。

图12示出了形成具有以不规则间距设置的MOL层的集成芯片的方法的一些实施例的流程图。

具体实施方式