[发明专利]用于性能增强的伪MOL去除

权利要求书

1.一种集成芯片，包括：

阱区，包括多个源极/漏极区；

多个栅极结构，以基本规则间距设置在所述阱区上方；以及

多个中段制程(MOL)结构，垂直限定在所述阱区和沿着所述多个栅极结构的上表面延伸的平面之间并且横向交错在所述多个栅极结构的一些之间且以不规则间距设置在所述阱区上方，所述不规则间距包括大于所述基本规则间距的第一间距；

其中，所述多个中段制程结构包括电连接至上面的导电互连的中段制程有源结构和未电连接至上所述面的导电互连的中段制程伪结构，其中，所述中段制程有源结构中的一个连续延伸越过所述中段制程伪结构中的一个的相对端。

2.根据权利要求1所述的集成芯片，还包括：

导电接触件，设置在所述多个中段制程结构上方且被构造为将所述多个中段制程结构电连接到上面的金属引线。

3.根据权利要求1所述的集成芯片，其中，设置在所述阱区上方的所述多个中段制程结构包括：两个或更多个以所述第一间距设置的中段制程结构和两个或多个以基本等于所述基本规则间距的第二间距设置的中段制程结构。

4.根据权利要求1所述的集成芯片，还包括：

附加阱区，包括多个第二源极/漏极区；

多个第二中段制程结构，以基本等于所述第一间距的第三间距设置在所述附加阱区上方；并且

其中，所述阱区电连接到所述附加阱区。

5.根据权利要求1所述的集成芯片，其中，所述多个栅极结构包括：

第一栅极结构，通过中段制程结构与在所述第一栅极结构的第一侧上的第二栅极结构分离，但不通过中段制程结构与在所述第一栅极结构的第二侧上的第三栅极结构分离，所述第二侧与所述第一侧相对。

6.根据权利要求1所述的集成芯片，其中，所述多个栅极结构和多个中段制程结构以图案设置在所述阱区上方，在所述图案中，中段制程结构在所有的所述多个栅极结构之间不交错。

7.根据权利要求1所述的集成芯片，其中，所述多个栅极结构包括栅极结构，所述栅极结构具有通过第一空间与设置在所述阱区上方的第一最近的中段制程结构分离的第一侧，和通过大于所述第一空间的第二空间与设置在所述阱区上方的第二最近的中段制程结构分离的第二侧。

8.根据权利要求1所述的集成芯片，其中，所述多个栅极结构分别包括栅极电介质和设置在所述栅极电介质上方的栅电极。

9.一种集成芯片，包括：

阱区，包括多个源极/漏极区；

多个栅极结构，设置在所述阱区上方且通过第一间距彼此横向分离；以及

多个中段制程(MOL)结构，垂直限定在所述阱区和沿着所述多个栅极结构的上表面延伸的平面之间并且以横向交错在所述多个栅极结构的两个栅极结构之间的位置设置在所述阱区上方，其中，所述多个中段制程结构的至少两个相邻的中段制程结构通过大于所述第一间距的第二间距横向分离；

其中，所述多个中段制程结构包括电连接至上面的导电互连的中段制程有源结构和未电连接至上面的导电互连的中段制程伪结构，其中，所述中段制程有源结构中的一个连续延伸越过所述中段制程伪结构中的一个的相对端。

10.根据权利要求9所述的集成芯片，还包括：

导电接触件，设置在所述多个中段制程结构上方且被构造为将所述多个中段制程结构电连接到上面的金属引线。

11.根据权利要求9所述的集成芯片，其中，所述多个栅极结构包括多晶硅。

12.根据权利要求9所述的集成芯片，其中，所述多个栅极结构以第一间距设置且所述多个中段制程栅极结构以不规则间距设置，所述不规则间距具有第二间距和不同于所述第二间距的第三间距。