[发明专利]一种电荷捕获型非易失存储器及其制作方法

说明书

一种电荷捕获型非易失存储器及其制作方法，所述电荷捕获型非易失存储器之选择栅和外围区栅极同时沉积、刻蚀形成，进而在存储区与外界区的边界区处无环形冗余结构。所述电荷捕获型非易失存储器通过自对准方法形成侧墙型选择栅，所述电荷捕获型非易失存储器之选择栅的高度高于控制栅的高度。本发明通过自对准的方法形成侧墙型选择栅，有效的减小了选择栅和控制栅之间的距离，从而达到进一步缩小存储单元尺寸的目的；同时，通过沉积控制栅硬掩模版的方法增加控制栅高度，从而形成侧墙型的选择栅，通过控制栅硬掩模版的去除在栅极顶部形成金属硅化物，从而有效降低栅极电阻，有效防止选择栅和控制栅顶部的金属硅化物短接。

技术领域

本发明涉及半导体制造技术领域，尤其涉及一种电荷捕获型非易失存储器及其制作方法。

背景技术

典型的电荷捕获型非易失存储器是一种2T(2Transistor)结构，由控制栅和选择栅两个栅极组成。其中，控制栅底部为氧化硅-氮化硅-氧化硅(ONO)层，选择栅底部为栅氧化层，且所述控制栅和所述选择栅通过一步刻蚀同时形成。请参阅图18～图24，图18～图24为现有SONOS的制作工艺流程图。以SONOS为例，其简化形成过程如下：

执行步骤S21：提供一种包含选择栅区域21和控制栅区域22的半导体基底20，该半导体基底20上覆盖有前序工艺所需的氧化硅层23，且所述选择栅区域21已经过离子阱注入。

执行步骤S22：光刻胶涂布显影，露出控制栅区域22，通过刻蚀去除控制栅区域22的氧化硅层23，同时进行控制栅区域22的离子阱注入。

执行步骤S23：进行ONO层24沉积。

执行步骤S24：光刻胶涂布显影，露出选择栅区域21，分别进行干法和湿法刻蚀，以去除选择栅区域21的ONO层24和氧化硅层23。

执行步骤S25：栅氧化层25沉积，以形成选择栅区域21的栅氧化层。

执行步骤S26：多晶硅26沉积。

执行步骤S27：光刻胶涂布显影，选择栅27和控制栅28通过一步干法刻蚀形成。

显然地，在步骤S24中ONO层24的刻蚀和步骤S22中氧化硅层23的刻蚀需要留有一定光刻对准窗口，因而步骤S24中ONO层24的刻蚀需要越过选择栅区域21和控制栅区域22的边界，势必给进一步缩小器件尺寸带来相当大的困难，成为制约非易失性存储器(SONOS)发展的一个关键因素。

故针对现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究改良，于是有了本发明一种电荷捕获型非易失存储器及其制作方法及其补偿方法。

发明内容

本发明是针对现有技术中，现有SONOS之ONO层的刻蚀需要越过选择栅区域和控制栅区域的边界，势必给进一步缩小器件尺寸带来相当大的困难，成为制约非易失性存储器发展的一个关键因素等缺陷提供一种电荷捕获型非易失存储器。

本发明之第二目的是针对现有技术中，现有SONOS之ONO层的刻蚀需要越过选择栅区域和控制栅区域的边界，势必给进一步缩小器件尺寸带来相当大的困难，成为制约非易失性存储器发展的一个关键因素等缺陷提供一种电荷捕获型非易失存储器的制作方法。

为实现本发明之目的，本发明提供一种电荷捕获型非易失存储器，所述电荷捕获型非易失存储器之存储区与外界区的边界区处无环形冗余结构。

可选地，所述电荷捕获型非易失存储器之选择栅和外围区栅极同时沉积、刻蚀形成。

可选地，所述电荷捕获型非易失存储器通过自对准方法形成侧墙型选择栅。

可选地，所述电荷捕获型非易失存储器之选择栅的高度高于控制栅的高度。

可选地，所述选择栅的高度大于所述控制栅的高度至少300埃。