[发明专利]分数分频电路和射频终端

说明书

一种分数分频电路和射频终端，分数分频电路包括：N分频电路，以4×M个同频且相位依次间隔90°/M的输入时钟信号为输入信号实现N分频，得到4×M个分频时钟信号，第[(i×N)％(4×M)+1]个输入时钟信号输入至所述N分频电路的第i+1输入端，i为正整数且0≤i≤4×M‑1，分频时钟信号与输入时钟信号一一对应，4×M个分频时钟信号同频且相位依次间隔90°/M；逻辑加和电路，分别对4组分频时钟信号进行或运算，得到一组正交差分时钟信号，每组分频时钟信号包括M个分频时钟信号，且相位依次间隔360°/M，M和N为正整数，且M/N为小于2的分数。采用本发明方案可降低电路的成本、面积和功耗，优化电磁兼容性。

技术领域

本发明涉及射频电路设计领域，特别涉及一种分数分频电路和射频终端。

背景技术

随着集成电路工艺的进步，在射频终端中，已经可以将射频收发电路、频率合成器(Frequency Synthesizer)和数字信号处理(Digital Signal Processing，简称DSP)电路等集成于同一芯片，但是同一芯片内的不同电路模块可能发生干扰。例如，在芯片内，频率合成器中的压控振荡器(Voltage-controlled oscillator，简称VCO)容易受射频功率放大器(RF Power Amplifier)发射的信号及其谐波牵引，影响频率合成器的相位噪声性能。为了减小不同电路模块之间的干扰，可使其工作频率相互偏离。通常需要将压控振荡器的工作频率进行分数分频以产生本地载波信号，以偏离射频功率放大器的工作频率及其谐波频率。

图1是现有技术中的一种基于混频的分数分频电路的结构示意图。图1所示的分数分频电路100可以包括除K分频器101、混频器102和除L分频器103。压控振荡器信号CKvco(设其频率为F_VCO)本身和其经过所述除K分频器101进行K分频后得到的K分频信号CKvco/k在所述混频器102处进行混频，产生混频信号CKmix，其频率F_mix为：

然后，所述混频信号CKmix通过所述除L分频器103进行L分频后，得到IQ正交信号I、Q、IB和QB，它们的相位依次间隔90°，所述IQ正交信号的频率F_out为：

其中，K和L为正整数；所述IQ正交信号即可以作为射频终端中的载波信号。

但是，基于混频方式的分数分频电路100需要使用电感电容谐振网络作为负载，以滤除混频过程产生的杂散，其中，电感具有绕组使得其面积和功耗都较大；另外，电感容易和其他电路模块产生磁耦合而受干扰或者成为干扰源，使得所述分数分频电路100的电磁敏感性(Electromagnetic Susceptibility，简称EMS)和电磁干扰(ElectromagneticInterference，简称EMI)较强，也即其电磁兼容性(Electromagnetic Compatibility，简称EMC)较差。此外，上述基于混频方式的分数分频电路100方案较为复杂，成本也较高。

发明内容

本发明解决的技术问题是如何降低分数分频电路的成本、面积和功耗，并优化电路的电磁兼容性。

为解决上述技术问题，本发明实施例提供一种分数分频电路，所述分数分频电路包括：N分频电路，以4×M个输入时钟信号为输入信号实现N分频，以得到4×M个分频时钟信号，其中，所述4×M个输入时钟信号同频且相位依次间隔90°/M，第[(i×N)％(4×M)+1]个输入时钟信号输入至所述N分频电路的第i+1输入端，i为正整数且0≤i≤4×M-1，所述分频时钟信号与所述输入时钟信号一一对应，所述4×M个分频时钟信号同频且相位依次间隔90°/M；逻辑加和电路，适于分别对4组分频时钟信号进行或运算，以得到一组正交差分时钟信号，其中，每组分频时钟信号包括M个分频时钟信号，且相位依次间隔360°/M，M和N为正整数，且M/N为小于2的分数。