[发明专利]一种数模转换器的内部时钟时序矫正控制系统

说明书

本发明涉及一种数模转换器的内部时钟时序矫正控制系统，包括时序矫正数字电路、鉴相器、DAC芯片、外部数字电路、延时步长调节电路、模拟时钟产生电路和显示器，模拟时钟产生电路为DAC芯片提供模拟域时钟，延时步长调节电路产生与DAC芯片的模拟域时钟同频不同相的数字域时钟，鉴相器的输出端连接时序矫正数字电路的鉴相器反馈相位值输入端，时序矫正数字电路的延时步长输出端连接延时步长调节电路的输入端，时序矫正数字电路的实际相位值输出端连接显示器。本系统通过时序矫正数字电路对DAC芯片的数字域时钟进行矫正，通过鉴相器来反馈实时相位信息，自动的进行延时调整，最终把数字域时钟的相位调整到想要的位置，完成时序的矫正。

技术领域

本发明涉及数字集成电路设计技术领域，具体地说是涉及数模转换器的内部时钟时序矫正控制系统。

背景技术

数模转换器即DAC（Digital-to- Analog Converter）为混合信号芯片，内部同时拥有数字域时钟与模拟域时钟。超高速DAC芯片广泛应用于雷达、电子对抗及高速通信等电子系统中，由于这些电子系统需要较高的灵敏度要求，因此这就对芯片设计时对芯片内部自身的时序控制提出了较高要求，同时对芯片应用时的外部时钟及数据的相对时序关系也提出了较高要求。DAC芯片设计的重点和难点在于其数字域时钟与模拟域时钟之间的时序校正，在高速DAC芯片中，时序的问题显得尤为突出，时序在很大程度上决定了DAC芯片的性能，然而由于生产工艺以及电压、温度等外部因素的影响，DAC芯片的数字域时钟与模拟域时钟之间的时序关系经常发生变化，这就需要对时序进行校正，使DAC芯片的内部时序得到优化，以增加芯片的稳定可靠性，同时也需要追踪并校正由于环境影响而产生的时钟歪斜、时钟抖动等时序问题。

发明内容

本发明的目的在于提供一种数模转换器的内部时钟时序矫正控制系统，应用于DAC芯片的内部时序矫正控制，相对于传统的调整时序的方法来说，可明显提高系统的灵活性、抗干扰性和准确性。

为了实现上述目的，本发明采用的技术方案为，一种数模转换器的内部时钟时序矫正控制系统，包括时序矫正数字电路、鉴相器、DAC芯片、外部数字电路、延时步长调节电路、模拟时钟产生电路和显示器，所述外部数字电路的信号输出端连接DAC芯片的信号输入端，DAC芯片从外部数字电路中采集14位数据，所述时序矫正数字电路上设有鉴相器反馈相位值输入端、延时步长输入端、目标相位值设定端、实际相位值输出端、延时步长输出端，所述模拟时钟产生电路连接DAC芯片并为DAC芯片提供模拟域时钟，所述模拟时钟产生电路连接延时步长调节电路使延时步长调节电路产生与DAC芯片的模拟域时钟同频不同相的数字域时钟，所述模拟时钟产生电路连接鉴相器为鉴相器提供模拟域时钟，所述延时步长调节电路连接鉴相器为鉴相器提供数字域时钟，所述延时步长调节电路连接外部数字电路并为外部数字电路提供数字域时钟，所述鉴相器的输出端连接时序矫正数字电路的鉴相器反馈相位值输入端，所述时序矫正数字电路的延时步长输出端连接延时步长调节电路的输入端，所述时序矫正数字电路的实际相位值输出端连接显示器。

作为本发明的一种改进， 所述时序矫正数字电路上设有手动/自动模式的切换端口、相位滞后设定端、相位超前设定端、实际相位滞后输出端、实际相位超前输出端、锁定相位输出端和丢失相位输出端，所述延时步长输入端、目标相位值设定端、手动/自动模式的切换端口、相位滞后设定端、相位超前设定端均为数据配置端口，均连接外部数字电路，所述实际相位滞后输出端、实际相位超前输出端、锁定相位输出端和丢失相位输出端均连接显示器。

作为本发明的一种改进， 所述时序矫正数字电路上还设有工作时钟设定端和复位端，通过工作时钟设定端接收工作时钟信号，通过复位端接收复位信号，工作时钟信号和复位信号均由模拟时钟产生电路提供。

作为本发明的一种改进， 所述延时步长输入端和延时步长输出端的延时步长值调整范围为0-432步，所述目标相位值设定端设定的目标相位值、鉴相器反馈相位值输入端输入的反馈相位值和实际相位值输出端输出的实际相位值的范围均为0-16。