[发明专利]半导体器件的制造方法

说明书

技术领域

本发明涉及一种半导体器件的制造方法，该制造方法能够良好地应用于制造使用了例如SOTB(Silicon on Thin Buried Oxide：薄埋氧化物上硅)衬底的半导体器件。

背景技术

在日本特开2014-236097号公报(专利文献1)中记载了如下的技术，即，以使形成于SOI(Silicon On Insulator：绝缘硅)衬底上部的SOI层上的外延层覆盖与SOI层相邻的元件隔离区域的上表面的端部的方式，以宽的宽度形成该外延层。

专利文献1：日本特开2014-236097号公报

SOTB衬底由半导体衬底、形成于半导体衬底上的BOX(Buried Oxide：掩埋氧化物)层及形成于BOX层上的SOI层构成。但是存在如下的问题：BOX层和SOI层的厚度各是例如10～20nm，因此，若在元件隔离部的与SOI层的边界部形成有凹陷(divot)，则BOX层会变薄，在BOX层的端部发生电场集中的现象，BOX层的TDDB(Time Dependent Dielectric Breakdown：经时电介质击穿)特性变差。

发明内容

本发明是鉴于上述问题而提出的，其目的在于提供一种能够提高半导体器件的可靠性的半导体器件的制造方法。

其他的问题和具有新创性的特征，通过本说明书的说明和附图变明朗。

一个实施方式的半导体器件的制造方法包括：准备SOI衬底的工序；在SOI层及BOX层形成了开口部之后在开口部下方的半导体衬底形成槽的工序；以及形成元件隔离部的工序，其中，上述SOI衬底具有半导体衬底、半导体衬底上的BOX层、BOX层上的SOI层，上述元件隔离部由被埋入至开口部和槽的内部的绝缘膜形成。该制造方法还包括：以抗蚀图案作为掩膜，以离子注入的方式向被元件隔离部包围的半导体衬底注入杂质，在半导体衬底形成阈值控制用的半导体区域的工序；在去除了抗蚀图案之后，在SOI层上形成栅极绝缘膜的工序；以及在栅极绝缘膜上形成栅电极的工序。而且，上述抗蚀图案形成为覆盖元件隔离部的上表面及元件隔离部与SOI层的边界。

根据一实施方式，能够提高半导体器件的可靠性。

附图说明

图1是示出实施方式1的半导体器件的制造工序的剖视图。

图2是示出接在图1之后的半导体器件的制造工序的剖视图。

图3是示出接在图2之后的半导体器件的制造工序的剖视图。

图4是示出接在图3之后的半导体器件的制造工序的剖视图。

图5是示出接在图4之后的半导体器件的制造工序的剖视图。

图6是示出接在图5之后的半导体器件的制造工序的剖视图。

图7的(a)和(b)是在进行阈值电压控制用离子注入时使用的抗蚀图案的俯视图。

图8是示出接在图6之后的半导体器件的制造工序的剖视图。

图9是示出接在图8之后的半导体器件的制造工序的剖视图。

图10是示出接在图9之后的半导体器件的制造工序的剖视图。

图11是示出接在图10之后的半导体器件的制造工序的剖视图。

图12是示出接在图11之后的半导体器件的制造工序的剖视图。

图13是示出接在图12之后的半导体器件的制造工序的剖视图。

图14是示出接在图13之后的半导体器件的制造工序的剖视图。

图15是示出接在图13之后的半导体器件的制造工序的俯视图。

图16是示出接在图14和图15之后的半导体器件的制造工序的剖视图。

图17是示出接在图16之后的半导体器件的制造工序的剖视图。

图18是示出接在图17之后的半导体器件的制造工序的剖视图。

图19是示出接在图18之后的半导体器件的制造工序的剖视图。

图20是示出接在图19之后的半导体器件的制造工序的剖视图。

图21是示出实施方式2的半导体器件的制造工序的剖视图。

图22的(a)和(b)是在进行阈值电压控制用离子注入时使用的抗蚀图案的俯视图。

图23是示出接在图21之后的半导体器件的制造工序的剖视图。

图24是示出接在图23之后的半导体器件的制造工序的剖视图。

图25是示出接在图24之后的半导体器件的制造工序的剖视图。

图26是示出接在图25之后的半导体器件的制造工序的剖视图。

图27是示出接在图26之后的半导体器件的制造工序的剖视图。