[发明专利]非易失性存储器修复电路

权利要求书

1.一种存储器装置，该存储器装置作为集成电路芯片的一部分，所述存储器装置包含：

第一片上存储器系统，所述第一片上存储器系统包含用于将第一数据包存储于具有第一地址的第一存储器段中的第一非易失性存储器，其中所述第一存储器段包含一组存储器单元；

连接到所述第一存储器系统的修复控制器，其中所述修复控制器接收指示所述一组存储器单元的存储器单元有缺陷的错误信号，并且基于所述错误信号接收所述第一数据包和所述第一地址；

第二片上存储器系统，所述第二片上存储器系统包含连接到所述修复控制器的第二非易失性存储器，其中所述第二存储器系统基于所述错误信号接收并存储所述第一数据包和所述第一地址；以及

连接到所述第一存储器系统和第二存储器系统的高速缓冲存储器，其中：

所述高速缓冲存储器在读操作期间接收第一读地址，以及

所述高速缓冲存储器基于负载请求信号从所述第二存储器系统接收并存储所述第一数据包和所述第一地址，并且当所述第一读地址与所述第一地址匹配时输出所述第一数据包。

2.根据权利要求1所述的存储器装置，其中所述高速缓冲存储器包括存储所述第一地址的内容可寻址存储器CAM，其中所述CAM将所述第一读地址与所述第一地址进行比较，并且当所述第一读地址与所述第一地址匹配时，所述高速缓冲存储器输出所述第一数据包。

3.根据权利要求2所述的存储器装置，其中在所述读操作期间，当所述第一读地址与所述第一地址匹配时，所述CAM生成读地址命中信号和选择信号。

4.根据权利要求3所述的存储器装置，其中所述高速缓冲存储器包含接收所述第一数据包和所述选择信号的第一多路复用器，并且基于所述选择信号来输出所述第一数据包。

5.根据权利要求4所述的存储器装置，还包含连接到所述第一存储器系统的第二多路复用器，其中：

所述第二多路复用器接收所述第一非易失性存储器的第二存储器段的第二数据包，以及来自所述第一多路复用器的所述第一数据包；以及

所述第二多路复用器基于所述读地址命中信号来输出所述第二数据包和所述第一数据包之一。

6.根据权利要求2所述的存储器装置，其中：

所述第一非易失性存储器是闪存存储器，并且所述第二非易失性存储器是电可擦除可编程只读存储器EEPROM。

7.根据权利要求6所述的存储器装置，其中：

所述第一存储器系统接收第一闪存命令和第一闪存存储器地址，并且输出所述第一闪存存储器地址；以及

所述CAM将所述第一闪存存储器地址与所述第一地址进行比较，并且当所述第一闪存存储器地址与所述第一地址匹配时输出命令地址命中信号。

8.根据权利要求7所述的存储器装置，其中所述修复控制器接收所述命令地址命中信号、所述第一闪存命令和所述第一闪存存储器地址，并且基于所述命令地址命中信号输出第一经修改的闪存命令。

9.根据权利要求8所述的存储器装置，其中当所述第二存储器系统之一存储所述第一数据包并且所述第二存储器系统执行所述第一经修改的闪存命令时，所述修复控制器生成所述负载请求信号。

10.根据权利要求9所述的存储器装置，其中：

所述第一和第二存储器系统各自还分别包含第一和第二存储器控制器；

所述第一存储器控制器识别出所述一组存储器单元的所述存储器单元中的所述错误并生成所述错误信号；以及

所述第二存储器控制器对存储于所述第二非易失性存储器中的所述第一数据包执行所述第一经修改的闪存命令。