[发明专利]双扩散漏NMOS器件及制造方法

说明书

本发明公开了一种双扩散漏NMOS器件，在P型衬底上有N型埋层，N型埋层之上为N型外延；N型外延中有P阱及漂移区，两者之间为双扩散漏NMOS器件的沟道区，沟道区之上的硅表面为双扩散漏NMOS器件的栅氧化层及多晶硅栅极；P阱中具有中掺杂P型区及双扩散漏NMOS器件的源区，漂移区中具有双扩散漏NMOS器件的漏区；P阱及漂移区中，还分别具有一P型掺杂层，分别位于源区及漏区的正下方。P型掺杂层有助于漂移区耗尽，提高击穿电压；位于源区下方的P型掺杂层对器件影响很小，阈值电压几乎不变。同时，由于电流通路中的漂移区浓度没有降低，保证了器件的导通电阻不会增加。本发明所述的工艺方法在没有增加掩模版的情况下有效的提高了击穿电压，没有成本增加。

技术领域

本发明涉及半导体领域，特别是指一种双扩散漏NMOS器件，本发明还涉及所述双扩散漏NMOS器件的制造方法。

背景技术

DDD MOS(Double Diffused Drain MOSFET)高压双扩散漏器件广泛的应用于电路输出接口、LCD驱动电路等，其工作电压在10～20V左右。DDD MOS容易与传统COMS工艺兼容，工艺较LD MOS简单，制造成本更低。

击穿电压作为衡量DDD MOS器件的关键参数而显得尤为重要。

原双扩散漏NMOS器件结构如图1所示，P型衬底1上为N型埋层2，其上再为N型外延3。漂移区4和P阱5位于外延3中。器件的漂移区浓度决定了器件的击穿电压和导通电阻。通常漂移区不能完全耗尽导致击穿电压较低，但若通过降低漂移区浓度提高击穿电压，导通电阻又会增大。因此通常两者不能兼顾，只能做取舍，取得一个较为平衡的值。

发明内容

本发明所要解决的技术问题是提供一种双扩散漏NMOS器件，具有较高的击穿电压的同时还具有较低的导通电阻。

本发明所要解决的另一技术问题在于提供所述双扩散漏NMOS器件的制造工艺方法。

为解决上述问题，本发明所述的双扩散漏NMOS器件在P型衬底上有N型埋层，N型埋层之上为N型外延；

N型外延中，具有P阱及漂移区，两者之间为双扩散漏NMOS器件的沟道区，沟道区之上的硅表面为双扩散漏NMOS器件的栅氧化层及多晶硅栅极；

所述P阱中具有中掺杂P型区及双扩散漏NMOS器件的源区，所述漂移区中具有双扩散漏NMOS器件的漏区；

所述P阱及漂移区中，还分别具有一P型掺杂层。

所述的P型掺杂层，分别位于源区及漏区的正下方。

所述的P型掺杂层辅助漂移区耗尽。

为解决上述问题，本发明所述的双扩散漏NMOS器件的工艺方法，包含如下的工艺步骤：

步骤1，在P型衬底上形成N型埋层；

步骤2，在N型埋层上形成N型外延；

步骤3，光刻定义出P阱及漂移区，离子注入形成P阱及漂移区；

步骤4，硅片表面形成栅氧化层及多晶硅，光刻及刻蚀形成多晶硅栅极；

步骤5，进行源漏注入形成器件的源区及漏区；再次利用源漏注入的掩膜版进行一次P型注入；

步骤6，进行P型杂质注入，形成P阱的重掺杂引出区。

进一步地，所述步骤4中，采用热氧化法生成栅氧化层。

进一步地，所述步骤5中，P型注入的杂质为硼，注入能量为100～300keV,注入剂量为1E12～1E14CM^-2