[发明专利]一种BCH译码器及生成该译码器的编译器的实现方法

权利要求书

1.一种BCH译码器，包括伴随式计算阵列模块、错误位置多项式计算阵列模块、钱搜索模块、错误校正模块、数据缓存模块；

所述伴随式计算阵列模块用于根据接收的多项式r(X)计算伴随式S_i；该伴随式计算阵列模块由2t个伴随式计算模块构成，且所述伴随式计算模块由在空间上并行的p+1个伽罗华域乘法器构成；其中p代表BCH译码器的译码并行度；

所述错误位置多项式计算阵列模块用于根据上述伴随式S_i计算错误位置多项式δ(X)；该错误位置多项式计算阵列模块采用可重配置的脉动阵列结构和SiBM算法；

所述钱搜索模块用于解上述错误位置多项式δ(X)的根，并根据该错误位置多项式的根确定错误位置Λ_i；所述钱搜索模块处理缩短码时，若缩短的长度s能被p整除，则屏蔽掉前s/p个输出来提高译码速度；当缩短的长度s不能被p整除时，处理缩短码的步骤包括：1)在第一个clock，选择器选通第s％p个伽罗华域乘法器的积，此时并行钱搜索电路不输出；2)紧接着的floor(s/p)个时钟周期，选择器选通最下方的伽罗华域乘法器的积，此时并行钱搜索电路不输出；其中floor表示对所得结果进行向下取整；3)并行钱搜索电路打开输出，输出的第一个数据即对应于缩短码信息位的首个数据；

所述错误校正模块用于根据上述错误位置Λ_i校正上述伴随式计算阵列模块接收的多项式r(X)中的错误，并输出v(X)；

所述数据缓存模块的输入端与所述伴随式计算阵列模块输入端相连，其输出端与所述错误校正模块相连，且该数据缓存模块用于对上述伴随式计算阵列模块接收的多项式r(X)进行存储，等上述钱搜索模块计算出错误位置Λ_i后，上述错误校正模块读取存储的多项式进行错误校正。

2.如权利要求1所述的BCH译码器，其特征在于，接收的多项式r(X)以译码并行度p进入伴随式计算模块，得到伴随式S_i。

3.如权利要求1所述的BCH译码器，其特征在于，所述可重配置的脉动阵列结构对于纠正t个错误的BCH码，SiBM算法需要2t个计算单元和4t+1个寄存器，组成2×t的运算阵列；所述计算单元包括两个伽罗华域乘法器、一个有限域加法器、一个三选一的选择器。

4.如权利要求3所述的BCH译码器，其特征在于，所述运算阵列在控制单元的控制下计算错误位置多项式，且计算流程包括初始化和迭代运算，其中初始化数据根据上述伴随式计算阵列模块的输出结果S_i完成；所述迭代运算由计算单元PE完成，且由第r次迭代系数计算第r+1次迭代系数。

5.如权利要求1所述的BCH译码器，其特征在于，所述钱搜索模块通过检查Λ_i是否为0来确定错误位置，当Λ_i＝0时表示在位置i上发生了错误，且译码器的输出v_i＝r_i+1，其中v_i代表译码器输出的第i个比特，r_i代表接收的多项式的第i个比特。