[发明专利]一种BCH译码器及生成该译码器的编译器的实现方法

说明书

本发明提供一种BCH译码器及生成该译码器的编译器的实现方法，所述生成BCH译码器的编译器根据输入的BCH译码器配置参数，对所采用的BCH译码器算法在该参数下进行仿真，得到与BCH译码器实际电路运行结果精确匹配的输出数据，使用户确定当前参数是否满足实际应用需求。如果满足需求，则获取验证平台测试激励，之后编译器分析计算BCH译码器译码所需伽罗华域乘法器种类及各部分的拓扑结构和电路结构，并生成对应电路结构的寄存器传输级BCH译码器电路寄存器传输级描述代码和测试平台代码。其中所述BCH译码器算法包括伴随式计算、错误位置多项式计算、钱搜索算法。

技术领域

本发明涉及数据纠错码技术，尤其涉及一种BCH译码器及生成该译码器的编译器的实现方法。

背景技术

在数字存储、数字通信系统中，由于存储介质结构特点、传输通道的不理想和外界干扰噪声的原因，数字信号在传输时不可避免的会发生错误。纠错码通过按一定的规则对原始数据增加冗余数据，用于发现并纠正一定数量的数据错误，从而保证数据的可靠性。

随着数据传输速率的提高，目前对纠错码处理性能的要求也越来越高，因译码器电路的功耗与电路时钟频率的平方成正比，为降低电路功耗，目前多采用并行译码电路来提高译码速度。

在自适应数据数字传输系统中，因传输环境的不同，数据发生错误的概率有所不同，因而在传输条件较好时，可以采用较低保护的码字提高净荷数据传输速率，而在传输条件较差时，采用高保护以保证传输可靠性。但是不同参数的BCH译码器具有不同的电路结构，若简单采用多套参数不同的译码器，会数倍增大电路面积。

深亚微米半导体工艺近年来进步飞速，现场可编程逻辑阵列(FPGA)和专用集成电路的设计也日益复杂，在特定的能耗需求下完成传输任务的必要计算动作对于电能消耗特性至关重要。对于特定传输标准的纠错码电路，如何在静态功耗所限制的电路面积和动态功耗所限制的最高主频之间调整电路的计算并发性和流水线结构，是一项富有挑战性的设计任务，传统可重新配置码字的单一纠错码电路结构，其工作主频和电路面积已经受限于预先设计好的无法改动的电路结构，从而无法胜任新一代移动应用中超低功耗传输设备的需求。另一方面，多样化的纠错码码型设计需求导致的电路重新设计、验证的时间开销和日益紧张的研发时间预算，使得集成电路中的纠错码模块对于重用性的需求变得愈加紧迫。由此，在诸如计算单元、多端口总线以及数据流水线这种比纠错码整体电路更为微观的组件层次的基础上，针对纠错码码字对电路进行重构，以及把纠错码电路在设计流程中的重点从电路综合器编译后的门级电路提前到由软件动态生成的寄存器传输层(RTL)描述代码这一环节，对于大数据时代的高性能电路设计而言，具有更大的技术优势和设计竞争力。

发明内容

本发明的目的是提供一种BCH译码器及生成该译码器的编译器的实现方法，该方法在满足用户设计需求的BCH译码器配置参数下精简了电路面积，降低了电路功耗；同时本发明增强了编译器生成的BCH译码器的使用范围，有效的提高了设计效率和电路模块的重用性。

设满足用户设计需求的BCH译码器配置参数为(m，k，t，l，p)，其中m代表本原多项式的阶数，k代表信息位长度，t代表分组码可纠正的错误数，l代表相应本原码下的缩短码的码长，p代表所设计BCH译码器的译码并行度。

针对上述目的，本发明所采用的技术方案为：

一种BCH译码器，包括伴随式计算阵列模块、错误位置多项式计算阵列模块、钱搜索(Chien搜索)模块、错误校正模块、数据缓存模块；

所述伴随式计算阵列模块用于根据接收的多项式r(X)计算伴随式S_i；该伴随式计算阵列模块由2t个伴随式计算模块构成，且所述伴随式计算模块由在空间上并行的p+1个伽罗华域乘法器构成；