[发明专利]用于高时间数字转换器（TDC）分辨率的校准方法和设备

说明书

提供了一种时间数字转换器装置，包括：包括多个缓冲器的中等分辨率延迟单元，其被配置成接收参考时钟信号和数据时钟信号作为输入，并且被配置成输出多个延迟的数据时钟信号，其中所述多个延迟的数据时钟信号之间的延迟是中等分辨率延迟值；包括多个核心的高分辨率延迟单元，其被配置成接收来自所述中等分辨率延迟单元的所述参考时钟信号和所述多个延迟的数据时钟信号作为输入，其中，所述多个核心包括：被配置成接收所述多个所述延迟的数据时钟信号中的一者的第一组延迟，被配置成接收所述参考时钟信号的第二组延迟；以及连接到所述第一组延迟和所述第二组延迟的输出的快速触发器，其中所述快速触发器的输出用于检查相位对准。

技术领域

本文所公开的各种实施例大体上涉及一种电路时序。

背景技术

全数字锁相环(ADPLL)可在射频(RF)电路中用作频率合成器以形成用于发射器或接收器的稳定本地振荡器。这归因于ADPLL的低功耗和高集成度。

发明内容

下文呈现各种实施例的简要概述。在以下概述中可能做出一些简化和省略，所述概述旨在突出和引入各种实施例的一些方面，而非限制本发明的范围。在稍后的章节中将描述足以让本领域的普通技术人员能获得且使用本发明概念的优选实施例的详细描述。

本文所描述的各种实施例涉及时间数字转换器装置，包括：包括多个缓冲器的中等分辨率延迟单元，该中等分辨率延迟单元被配置成接收参考时钟信号和数据时钟信号作为输入，并且配置成输出多个延迟的数据时钟信号，其中多个延迟的数据时钟信号之间的延迟是中等分辨率延迟值；包括多个核心的高分辨率延迟单元，该高分辨率延迟单元被配置成接收来自所述中等分辨率延迟单元的所述参考时钟信号和所述多个延迟的数据时钟信号作为输入，其中，所述多个核心包括：被配置成接收所述多个所述延迟的数据时钟信号中的一者的第一组延迟，被配置成接收所述参考时钟信号的第二组延迟；以及连接到第一组延迟和第二组延迟的输出的快速触发器，其中该快速触发器的输出指示高分辨率延迟值。第一组延迟和第二组延迟可包括多个串联电容器。所述多个电容器的第一部分可用于校准。所述多个电容器的第二部分可用于正常操作。所述多个核心中的每一核心可包括两个多路复用器。所述多个核心可被配置成接收将所述核心置于校准模式的控制信号。所述多个核心中的每一核心可被配置成接收校准该核心的控制信号。

本文所描述的各种实施例涉及一种校正时间数字转换的方法，所述时间数字转换包括中等分辨率延迟单元和高分辨率延迟单元，该高分辨率延迟单元包括第一延迟组和第二延迟组，该方法包括：初始化校准延迟值；将校准延迟值应用于第一延迟组；输入时钟信号到第一延迟组和第二延迟组；以及将第一延迟组和第二延迟组的输出输入到快速触发器；并且当快速触发器指示第一延迟组和第二延迟组的输出未对准时，递增校准延迟值且将该递增的校准延迟值再次应用于第一延迟组。

该方法可进一步包括当快速触发器指示第一延迟组与第二延迟组的输出对准时，设置校准延迟值。第一组延迟和第二组延迟可包括多个串联电容器。所述多个电容器的第一部分可用于校准。校准延迟值可指示所述多个电容器的第一部分中的哪些并联连接以实现所要的校准延迟值。该方法可进一步包括设置第一多路复用器和第二多路复用器以在处于校准模式时将时钟信号输入到第一延迟组和第二延迟组中。

本文所描述的各种实施例涉及一种编码有用于执行校准时间数字转换的方法的指令的非暂时性机器可读存储媒体，所述时间数字转换包括中等分辨率延迟单元和高分辨率延迟单元，该高分辨率延迟单元包括第一延迟组和第二延迟组，该媒体包括：用于初始化校准延迟值的指令；用于将校准延迟值应用于第一延迟组的指令；用于将时钟信号输入到第一延迟组和第二延迟组中的指令；以及用于将第一延迟组和第二延迟组的输出输入到快速触发器的指令；并且当快速触发器指示第一延迟组与第二延迟组的输出未对准时，递增校准延迟值且将递增的校准延迟值再次应用于第一延迟组。