[发明专利]一种半导体器件及其制造方法

说明书

本发明提供一种半导体器件及其制造方法，所述方法包括：提供半导体衬底；在所述半导体衬底内形成沟槽，所述沟槽用于填充源/漏掺杂层以构成源/漏极；执行离子注入，以在所述沟槽底部的衬底中形成包含有空隙的离子注入层；在所述沟槽中形成源/漏掺杂层以构成源/漏极。根据本发明形成的半导体器件，在形成构成源漏极的源/漏掺杂层之前，形成包含有空隙的离子注入层，一方面在形成源/漏极的过程中所述空隙被填充，形成与源/漏掺杂层之间具有掺杂元素的浓度梯度的扩散缓冲层，减少了源漏结的漏电流和PN结反向漏电流，另一方面可增强源/漏极掺杂元素的暂态加速扩散(TED)，进一步减少PN结反向漏电流。

技术领域

本发明涉及半导体制造领域，具体而言涉及一种半导体器件及其制造方法。

背景技术

随着集成电路器件尺寸的减小，短沟道效应越来越明显。为了控制短沟道效应，有效且精确的控制掺杂在半导体晶片中的含量和分布形成超浅结和突变结，是集成电路的制造中一直探索的问题。然而，即使是对于FinFET器件来说，利用掺杂工艺对短沟道滚降(roll off)特性以及短沟道效应的控制也成为其越来越大的挑战。为了克服这个问题，半导体制造过程中尝试各种制造工艺，如预非晶化注入(PAI)，应力技术等，以改善这个问题。这些方法存在一些不足之处，例如预非晶化离子注入并不能很好地控制器件的源/漏区的掺杂形态，应力技术只是通过提供额外的应力于器件的沟道区来提升其载流子迁移率。

探索新的半导体制造方法改善器件的源漏极漏电流是半导体器件制造工艺中长期关注的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明提供了一种半导体器件的制造方法，所述方法包括：

提供半导体衬底；

在所述半导体衬底内形成沟槽，所述沟槽用于填充源/漏掺杂层以构成源/漏极；

执行离子注入，以在所述沟槽底部的衬底中形成包含有空隙的离子注入层；

在所述沟槽中填充源/漏掺杂层以形成源/漏极，所述源/漏掺杂层中的掺杂元素扩散至所述离子注入层的所述空隙内，以在所述沟槽的底部形成扩散缓冲层，所述掺杂元素在所述源/漏掺杂层、扩散缓冲层中的浓度呈梯度变化；或者，

在所述执行离子注入之后、所述填充源/漏掺杂层之前，在所述沟槽中形成掺杂外延层，所述掺杂外延层含有所述掺杂元素，所述掺杂外延层中的掺杂元素扩散至所述离子注入层的所述空隙内，以在所述沟槽的底部形成扩散缓冲层，所述掺杂元素在所述源/漏掺杂层、掺杂外延层、扩散缓冲层中的浓度呈梯度变化。

示例性的，所述离子注入为包含有Si的离子注入。

示例性的，所述离子注入的离子注入能量范围为2KeV-5KeV，离子注入的剂量为1.0×e¹³cm^-2-1.0×e¹⁴cm^-2。

示例性的，所述半导体衬底为Si衬底，所述掺杂外延层包括含有所述掺杂元素的Si外延层。

示例性的，所述形成外延层的形成温度为700℃～800℃。

示例性的，所述离子注入还包括包括碳和氮的共注入。

示例性的，所述源/漏掺杂层包括含有所述掺杂元素的SiGe层。

示例性的，所述形成源/漏极的步骤还包括在形成所述源/漏掺杂层之后执行退火的步骤。

本发明还提供了一种半导体器件，所述器件包括：

半导体衬底，和